PONTIFICIA UNIVERSIDAD JAVERIANA

INGENIERÍA ELECTRÓNICA

DISEÑO DE SISTEMAS DIGITALES

INFORME: MANUAL DE LABORATORIO

INTEGRANTES:
BRIAN EMMANUEL ASCENSIÓN MARTÍNEZ
CRISTHIAM FELIPE GONZÁLEZ MÉNDEZ
JUAN MANUEL LÓPEZ HERNÁNDEZ

PRESENTADO A:
ANDREA JULIANA RUIZ GÓMEZ
FRANCISCO FERNANDO VIVEROS MORENO

FECHA DE ENTREGA:
19-08-2019

BOGOTÁ
Proceso para la programación de la FPGA a través de la plataforma QUARTUS II
La siguiente descripción toma como referencia el hecho de ya contar con un programa
elaborado para cargar en la tarjeta, por lo que no se hace referencia al contenido del código.
El primer paso consiste en abrir el programa a cargar en la FPGA en la plataforma
QUARTUS.

Figura 1. Cargar archivo que contiene código Quartus.

Al abrir el software se abre una interfaz como la que se muestra en la siguiente imagen.

Figura 2. Interfaz Quartus.

La primera acción para ejecutar para la carga del programa es seleccionar la FPGA
correspondiente, en este caso esta pertenece a la familia Cyclone III y a la serie
EP3C16F484C6.
 Figura 3. Configuración de dispositivo a usar, Cyclone III.

Desspués se selecciona en el panel Project Navigator ubicado en la parte superior izquierda

de la interfaz.

Figura 4. Project Navigator.

Para proseguir con la programación, se tiene que verificar que el programa ejecutado no
cuenta con errores de sintaxis de programación y que es posible de ejecutar, para esto se
ejecuta la compilación del programa.
Procedemos ahora a la compilación del programa:

Figura 5. Compilation.

Figura 6. Verificación.

El siguiente paso, si la compilación fue correcta, es asignar las entradas y salidas requeridas
por la programación, en los pines y periféricos de la tarjeta. Para esto es necesario contar
con la Datasheet de la FPGA, misma que contiene los nombres de asignación para todos sus
pines y periféricos.

Figura 7. Datasheet I.

Figura 8. Datasheet II.

Paso siguiente, se abre el Pin Planner, donde se hace la asignación de cada entrada y salida
requerida en el programa de acuerdo con la asignación física que le queremos dar.
 Figura 9. Configuración Pin Planner.

Una vez hecho lo anterior, proseguimos a hacer la conexión física del FPGA al analizador
según como lo hayamos puesto en el Pin Planner.

Figura 10. Conexión al FPGA.

Figura 11. Conexión de la salida de los cables a los adaptadores de entrada del analizador I.
 Figura 12. Conexión de la salida de los cables a los adaptadores de entrada del analizador II.

Figura 13. Conector/adaptador del analizador.

Por último, se realiza la carga del programa a la FPGA por medio del Programmer. En
general el archivo y la FPGA se preseleccionan por default para la carga, sin embargo, es
necesario corroborar que estos sean correctos, con la intención de tener un proceso de carga
exitoso.
El archivo a cargar es un archivo con terminación. sof, y la tarjeta debe ser la misma
seleccionada al inicio la EP3C16F484C6 de la familia Cyclone III.

Figura 14. Carga del programa a la FPGA I.

Figura 15. Carga del programa a la FPGA II.

Figura 16. Carga del programa a la FPGA III.

Figura 17. Carga del programa a la FPGA IV.

 Figura 18. Carga del programa a la FPGA V.

El analizador de espectros/señales.

Figura 19. Analizador de señales del laboratorio.

Si se analiza la parte derecha inferior y media del analizador de espectros, se pueden

apreciar varios botones. Vamos a hablar de los más relevantes:

Figura 20. Perilla botón.

Este botón nos permite “expandir (moviéndolo a la derecha)” o “contraer (moviéndolo a la

izquierda)” en el eje horizontal (tiempo). Ahora los botones que se encuentran debajo de
este.
 Figura 21. Otros botones.

Aquí encontramos varios botones y entradas, el botón “Run single” como su nombre lo
indica, corre el programa de forma singular, contrario a “Run Repetition” ya que este lo
corre de forma no singular, a tiempo real (moviéndose) lo cuál nos permite analizar de una
mejor forma quizás el espectro. También se encuentra el botón “Stop” el cuál para el
programa. También posee el botón encendido/apagado y dos ranuras USB, para entradas.
En cuánto a lo que realmente nos interesa, el analizador presenta la ventaja de poder asignar
señales para su visualización de forma independiente o por medio de buses. Un bus,
representa la unión de dos o más bits, es decir, señales de entrada.
A continuación, se mostrará cómo se asigna los buses o señales.

Figura 22. Asignación de señales individuales o de los buses.

 Figura 22. Entrada de buses y señales con sus respectivos canales I.

Hay que tener en cuenta que, por ejemplo, en el caso de clock se coloca en el canal clock,
cada entrada tiene un canal especifico.

Figura 23. Entrada de buses y señales con sus respectivos canales II.

La visualización por medio de señales permite observar el comportamiento binario de esta,

teniendo la representación sólo en valores lógicos 0 y 1. Mientras que, al hacerlo por medio
de un bus, la representación se visualiza como la suma de las señales pertenecientes a este y
expresadas en un valor hexadecimal.

Figura 24. Visualización de las entradas en señales individuales y buses expresadas en hexadecimal.