FLIP-FLOPS (MULTIVIBRADORES BIESTABLES) II

Escuela Politécnica Nacional

Facultad de Ingeniería Eléctrica y Electrónica
Laboratorio de Sistemas Digitales
Juan Velasco
juan.velasco01@epn.edu.ec

con una señal de reloj CLK en estado alto con PRESET y

I. OBJETIVOS CLEAR. Simular el código en el software Quartus,
- Afianzar los conocimientos para la creación de flip-flops mostrar el código comentado y las gráficas resultantes.
usando VHDL.
library ieee;
II. PREPARATORIO
use ieee. std_logic_1164.all;
1. Diseño de un flip-flop S-R síncrono activado con una
señal de reloj CLK en estado alto con PRESET y CLEAR, entity ffjk is
usando compuertas NAND. Implementar este diseño en port
VHDL usando arquitectura flujo de datos. Simular el (
código en el software Quartus, mostrar el código clk : in std_logic;
comentado y las gráficas resultantes. j : in std_logic;
k : in std_logic;
pre : in std_logic;
library ieee; clr : in std_logic;
use ieee. std_logic_1164.all; q : out std_logic;
qc : out std_logic
entity ffsr is );
port end ffjk;
(
S,R,CLOCK: in std_logic; architecture Behavioral of ffjk is
Q, Qn: out std_logic signal estado: std_logic;
); begin
end ffsr; process (clk)
begin
if pre = '0' then estado <= '1';
Architecture behavioral of ffsr is elsif clr = '0' then estado <= '0';
begin elsif clk = '1' and clk'event then -- flanco ascendente 0 -
PROCESS(CLOCK) -> 1
variable tmp: std_logic; if j = '1' and k = '1' then estado <= not estado;
begin elsif j = '1' and k = '0' then estado <= '1';
if(CLOCK='1' and CLOCK'EVENT) then elsif j = '0' and k = '1' then estado <= '0';
if(S='0' and R='0')then elsif j = '0' and k = '0' then estado <= estado;
tmp:=tmp; end if;
elsif(S='0' and R='1')then end if;
tmp:='0'; end process;
else q <= estado;
tmp:='1'; qc <= not estado;
end if; end Behavioral;
end if;
Q <= tmp; Simulacion Anexo No. 1
Qn <= not tmp;
end PROCESS; 3. Implementar el código VHDL utilizando arquitectura
end behavioral; estructural y flujo de datos, un flip – flop tipo D y tipo T a
partir del uso de la entidad creada en el punto 3.2.
Simulacion Anexo No. 1 Simular el código en el software Quartus, mostrar el
código comentado y las gráficas resultantes.
2. Implementar el código VHDL usando arquitectura
funcional para crear un flip-flop J-K síncrono activado
TIIPO D III. REFERENCIAS
[1] NOVILLO CARLOS A., "Sistemas Digitales" Quito, Escuela
Politécnica Nacional, 2010.
library ieee;
[2] MAXINES, D. ALCALÁ, J. Sistemas Secuenciales en VHDL El
use ieee. std_logic_1164.all; arte de programar sistemas digitales. Mexico, 2002. Primera
use ieee. std_logic_arith.all; Edición.
use ieee. std_logic_unsigned.all;

entity ff_d is
port
(
D, CLK: in std_logic;
Q: out std_logic
);
end ff_d;

architecture Behavioral of ff_d is

begin
process(CLK)
begin
if(CLK = '1' and CLK'EVENT) then
Q <= D;
end if;
end process;
end Behavioral;

Simulacion Anexo No. 1

TIPO T

library ieee;

use ieee.std_logic_1164.all;

entity fft is
port
(
T: in std_logic;
CLK: in std_logic;
Q: out std_logic
);
end fft;

architecture Behavioral of fft is

signal temp: std_logic;
begin
process (CLK)
begin
if CLK'event and CLK='1' then
if T = '0' then
temp <= temp;
elsif T = '1' then
temp <= not (temp);
end if;
end if;
end process;
Q <= temp;
end Behavioral;

Simulacion Anexo No. 1

ANEXO No. 1

Eje 1)

Eje 2)

Eje 3)

Tipo D)

Tipo T)