1 UNIVERSIDAD NACIONAL MAYOR DE SAN

MARCOS

Laboratorio Calificado Nro 02

Evaluación de prestaciones de circuitos en lógica

CMOS estática y dominó

Apellidos y Nombres:__________________________________
Código:_____________________________________________

1.CONSIDERACIONES

- Se puede usar el modelo a 50nm, 1um o el modelo del software LTSpice.

- Enviar el presente documento completo y los archivos generados en el software,
todo en un rar llamado LC2_Apellido.zip.
- TphL: Retardo de propagación del nivel alto a bajo (flanco de bajada).
- Se consideran todos los trabajos enviados hasta las 10pm.
- Colocar en cada gráfica la entrada que genera el cambio de estado en la salida.
- En la lógica dinámica, colocar un Tclk de tal manera que cuando ClK sea 1 se vea en
salida el efecto de la lógica, mientras que en ClK = 0 no hay cambios.

2.PROCEDIMIENTO
2.1. Diseñar un circuito AOI de 2 entradas en lógica cmos estática con:

2.1.1.Con una CL de 1pF, dibujar la corriente en el cap. vs t y el TphL

2.1.2.Con una CL de 20pF, dibujar la corriente en el cap. vs t y el TphL

LABORATORIO DE MICROELECTRÓNICA MsC. LUZ ADANAQUÉ

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MARCOS

RESPONDER: ¿Cuál de las dos CL es mejor? ¿Porqué?

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2.2. Diseñar un AOI de 2 entradas en lógica dominó con:

2.2.1.Una Cinv de 1pF, y una Cout de 20pF dibujar la Vout vs t y el TphL

2.2.2.Una Cinv de 20pF, y una Cout de 20pF dibujar Vout vs t y el TphL

RESPONDER:

¿Qué observa al cambiar los valores de Cinv y Cout? ¿A qué se debe?

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¿Qué lógica ofrece mejor respuesta?

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LABORATORIO DE MICROELECTRÓNICA MsC. LUZ ADANAQUÉ