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UNIVERSIDAD NACIONAL DE SAN AGUSTÍN

DEPARTAMENTO ACADÉMICO DE INGENIERIA ELECTRICA


ESCUELA PROFESIONAL DE INGENIERÍA ELÉCTRICA
LABORATORIO DE SISTEMAS DIGITALES
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EXPERIENCIA Nº 05

SÍNTESIS SECUENCIAL: BIESTABLES S-R Y J-K


I.- OBJETIVO:
En esta práctica el objetivo es implementar los distintos tipos de circuitos biestables a partir
de puertas NAND y comprobar sus tablas de verdad.
II.- INTRODUCCION TEORICA:

En los circuitos lógicos secuenciales, las señales de salida que tenemos en un instante dado
dependen de las señales de entrada en ese instante y también de las señales previamente
introducidas. Es decir, son circuitos que almacenan las señales previamente introducidas. La
principal clasificación de los circuitos secuenciales se refiere a la forma de almacenar dichas
señales:
- Circuitos secuenciales dinámicos: basados en almacenar la carga en dispositivos dinámicos
que requieren un refresco regular de la carga almacenada ya que tiende a perderse por
corrientes de goteo. Se usan sobre todo en circuitos CMOS.

- Circuitos secuenciales estáticos: basados en la retroalimentación de una o más señales de


salida que se llevan intencionadamente hacia la entrada. Los dispositivos básicos se llaman
biestables (o flip-flops), cuando tienen dos estados estables, monoestables (con un solo
estado estable) y aestables (oscilan entre dos estados que no son estables). Hay muchos tipos
dentro de cada uno de estos grupos. En esta práctica estudiaremos solamente los biestables
S-R y J-K.
El esquema de bloques general de un circuito secuencial estático es el que se muestra en la
Figura 5.1:
Biestable S-R (Set-Reset)
Es el dispositivo secuencial más sencillo. También se denomina flip-flop S-R o latch S-R
(estrictamente hablando, un flip-flop se diferencia de un latch en la forma en que cambia de

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estado). Las entradas S y R del latch S-R modifican la señal de salida Q previamente
almacenada. Una posible implementación utilizando puertas NAND se presenta en la Figura
5.2 (para evitar que las entradas queden en un nivel indefinido, se utilizan dos resistencias
R=10 k para poder incluir dos interruptores que permitan conectar las entradas a ALTA y
BAJA sin dejar ningún nodo al aire, es decir sin ninguna indeterminación).

Figura 5.1 Diagrama bloques circuito secuencial estático

Para representar el diagrama de puertas y el símbolo lógico estamos usando el convenio de


lógica positiva, por eso las líneas de entrada aparecen complementadas, ya que este
dispositivo se activa para una señal baja. Teniendo en cuenta lo anterior, su tabla de la
verdad es (ver cuadro 1):

_ _
Cuadro 1: Tabla de la verdad de un latch S R

Donde Qn+1 representa el estado de salida y Qn el estado de salida anterior. La barra superior
( ¯ ) se utiliza para representar las variables complementadas.

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Biestable S-R con entrada de habilitación

A partir del circuito básico del latch S-R, se pueden añadir dos puertas NAND y una nueva
señal de entrada que habilita el dispositivo (señal “enable”, EN). Si EN está en alta, el latch
cambiará respondiendo a las señales de entrada S y R. Cuando EN está en baja, el latch se
considera “desconectado” y su salida no cambia aunque cambien S y R. El circuito de la
figura 3 describe el biestable S-R con entrada de habilitación.

Biestable J-K

El biestable S-R tiene dos problemas: el primero, más importante, es la existencia de un


estado prohibido, dado por la combinación de entradas S-R no válida; el otro problema se
produce cuando el estado de salida previo se mantiene: no conocemos la salida esperada, ya
que este estado previo depende de cual de las dos entradas se desactivó la última, lo que a
menudo es impredecible.

Ambos problemas se resuelven añadiendo una nueva retroalimentación al circuito básico del
biestable S-R, lo que da lugar a un nuevo circuito secuencial: el latch J-K. Además se suele
añadir una señal de reloj para que el cambio en las señales de salida se produzca con cada
pulso de reloj. Para poder introducir la señal adicional de reloj, utilizaremos puertas NAND
de tres, tal como se indica en la Figura 5.4.

Se puede comprobar que en este caso la combinación de entrada J = 1 y K = 1 que antes


correspondía a un estado prohibido, ahora es válida y produce un cambio en la señal de
salida: si inicialmente era alta pasa a baja y viceversa. La tabla de verdad será entonces:

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Cuadro 2: Tabla de la verdad de un latch J K

III.- ELEMENTOS A UTILIZAR:


- 01 Circuito Integrado 74LS00.
- 01 Circuito Integrado 74LS10
- 02 Resistencias de 10 KΩ - ¼ W
- 01 Osciloscopio de doble canal.
- 02 Puntas lógicas para osciloscopio de 100 MHz.
- 01 Generador de funciones.
- 01 Voltímetro digital.
- 01 Miliamperímetro digital.

IV.- PROCECIMIENTO

Práctica Biestable S-R (Set-Reset)

1.- Montar el circuito indicado en la Figura 5.2 utilizando dos puertas NAND del integrado
74LS00.

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Figura 5.2 Diagrama del circuito secuencial estático

2.- Verificar la tabla de verdad, comprobando secuencialmente las distintas posibilidades.


Razonar los cambios que se producen teniendo en cuenta el estado inicial del circuito en el
momento que se aplica la señal y la salida obtenida en cada caso. ¿Por qué hay un caso no
válido?
3.- Una de las posibles aplicaciones de un latch S-R es evitar los rebotes (picos de tensión)
que se suelen producir al utilizar conmutadores mecánicos. A menudo estos rebotes son
inaceptables para el buen funcionamiento de un circuito digital. Mediante un latch S-R se
puede evitar este efecto. Realizar un esquema del circuito que evita el rebote para un
conmutador mecánico que conecta a tierra de forma alternativa dos líneas de un circuito
digital.

Práctica Biestable S-R con entrada de habilitación

1.- Montar el circuito indicado en el esquema utilizando las puertas NAND del integrado
74LS00.
2.- Escribir la tabla de verdad para todas las posibles combinaciones de las tres variables de
entrada. Tener en cuenta que la entrada S R no válida se produce ahora cuando ambas
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señales son altas. Verificar la tabla de verdad, comprobando que la función de la entrada EN
actúa correctamente.

Figura 5.3: Diagrama bloques circuito secuencial estático con entrada de habilitación

Práctica Biestable J-K

1.- Montar el circuito equivalente a un latch J-K utilizando las puertas NAND de dos
entradas de un integrado 74LS00 y las NAND de tres entradas de un integrado 74LS10.

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Figura 5.4 Diagrama Biestable J-K

2.- Verificar la tabla de verdad, comprobando secuencialmente las distintas posibilidades.


Razonar los cambios que se producen teniendo en cuenta el estado inicial del circuito en el
momento que se aplica la señal y la salida obtenida en cada caso (para verificar la tabla, o
bien mantener la señal CLK en alta, o bien visualizarla de forma dinámica en el
osciloscopio, introduciendo señales cuadradas por las entradas J y K).

3.- Con ayuda del osciloscopio, visualizar la señal Q de salida en función de cada una de las
posibles señales de entrada. Dibujar un gráfico que represente la evolución temporal de la
señal, y en aquellos casos en los que sea posible, medir el retardo de propagación.

a) Señal J alta, introducir una señal cuadrada en K y visualizarla junto a Q.


b) Señal J baja, introducir una señal cuadrada en K y visualizarla junto a Q.
c) Señal K alta, introducir una señal cuadrada en J y visualizarla junto a Q.
d) Señal K baja, introducir una señal cuadrada en J y visualizarla junto a Q.
Comentar en todos los casos el comportamiento de la salida Q.

V.- OBSERVACIONES Y CONCLUSIONES

Dar sus observaciones y conclusiones de forma personal, en forma clara y empleando el


menor numero de palabras.

Ing. G. Carpio R
Docente DAIEL

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