El módulo comparador (CMP) proporciona un circuito para comparar dos entradas analógicas

tensiones El circuito comparador está diseñado para funcionar en toda la gama de suministro
Voltaje, conocido como operación carril a carril.
El MUX analógico (ANMUX) proporciona un circuito para seleccionar una señal de entrada
analógica de ocho canales. El convertidor de digital a analógico (DAC) de 6 bits proporciona
una señal. El circuito mux está diseñado para funcionar en todo el rango de la tensión de
alimentación.
El DAC de 6 bits es una red de escalera de resistencia de 64 tomas que proporciona un voltaje
seleccionable
Referencia para aplicaciones donde se necesita referencia de voltaje. La escalera de resistencia
de 64 grifos.
La red divide la fuente de referencia Vin en 64 niveles de voltaje. Una señal digital de 6 bits.
entrada selecciona el nivel de voltaje de salida, que varía de Vin a Vin / 64. Vin puede ser
seleccionado
A partir de dos fuentes de tensión, Vin1 y Vin2. El DAC de 6 bits de un comparador está
disponible

solo como una señal interna en el chip y no está disponible externamente para un pin.
36.1.1 características CMP El CMP tiene las siguientes características:

 Operativo en todo el rango de suministro.

 Las entradas pueden ir de riel a riel
 Control de histéresis programable
 Interrupción seleccionable en el borde ascendente, el borde descendente o ambos
bordes ascendentes o descendentes de la salida del comparador
 Inversión seleccionable en la salida del comparador
 Capacidad para producir una amplia gama de salidas, tales como:
 Muestreado con ventana, ideal para ciertas aplicaciones de detección de cruce por cero
de PWM
 Filtrado digitalmente:
 El filtro puede ser anulado
 Se puede sincronizar a través de una señal SAMPLE externa o un reloj de bus escalado
 La histéresis externa se puede usar al mismo tiempo que el filtro de salida se usa para
funciones internas
 Dos niveles de rendimiento seleccionables por software:
 Menor retraso en la propagación a expensas de una mayor potencia.
 Baja potencia, con mayor retraso de propagación.
 Soporte de transferencia DMA
 Se puede seleccionar un evento de comparación para desencadenar una transferencia
DMA
 Funcional en todos los modos de operación.
 Las funciones de ventana y filtro no están disponibles en los siguientes modos:
 Detener
 VLPS
 LLS
  VLLSx

os)
Resultados de búsqueda
Resultado de traducción

36.1.2 6-bit DAC key features

 6-bit resolution
 Selectable supply reference source
 Power Down mode to conserve power when not in use
 Option to route the output to internal comparator input Editar

36.1.2 6-bit DAC key features

 6-bit resolution
 Selectable supply reference source
 Power Down mode to conserve power when not in use
 Option to route the output to internal comparator input

36.1.2 características clave de DAC de 6 bits

 resolución de 6 bits
 Fuente de referencia de suministro seleccionable
 Modo de apagado para ahorrar energía cuando no está en uso
 Opción para encaminar la salida a la entrada interna del comparador

CMPx_CR1 field descriptions

 SE Sample Enable
En cualquier momento, se puede establecer SE o WE. Si una escritura en este registro intenta establecer
ambos, entonces se establece SE
y NOSOTROS se borra. Sin embargo, evite escribir 1s en ambas ubicaciones de campo porque este caso
“11” está reservado
y puede cambiar en futuras implementaciones.
 WE Windowing Enable
En cualquier momento, se puede establecer SE o WE. Si una escritura en este registro intenta establecer
ambos, entonces se establece SE
y NOSOTROS se borra. Sin embargo, evite escribir 1s en ambas ubicaciones de campo porque este caso
“11” está reservado
y puede cambiar en futuras implementaciones.

CMP Filter Period Register (CMPx_FPR)

Filter Sample Period
Periodo de muestra del filtro
Especifica el período de muestreo, en ciclos de reloj de bus, del filtro de salida del comparador, cuando
CR1 [SE] = 0.
Establecer FILT_PER en 0x0 desactiva el filtro. La programación del filtro y los detalles de latencia
aparecen en la
Descripcion funcional.
Este campo no tiene efecto cuando CR1 [SE] = 1. En ese caso, la señal SAMPLE externa se utiliza para
determinar
el periodo de muestreo
CMP Status and Control Register (CMPx_SCR
 IER Comparator Interrupt Enable Rising
Habilita la interrupción CFR desde el CMP. Cuando se establece este campo, se afirmará una
interrupción cuando se active el CFR. conjunto
 IER Comparator Interrupt Enable Falling

 CFR Analog Comparator Flag Rising

Detecta un flanco ascendente en COUT, cuando se establece, durante el funcionamiento normal. CFR se
borra escribiendo 1 en él.
Durante los modos de parada, el CFR es sensible al nivel sensible al borde.
0 No se ha detectado el borde ascendente en COUT.
1 Se ha producido un flanco ascendente en COUT.

 CFF Analog Comparator Flag Falling

 COUT Analog Comparator Output

Devuelve el valor actual de la salida del comparador analógico, cuando se lee. El

campo se restablece a 0 y se leerá como CR1 [INV] cuando el módulo Comparador
analógico está deshabilitado, es decir, cuando CR1 [EN] = 0. Escribe a este campo
son ignorados.

36.3.3 Puesta en marcha y operación

Una secuencia de inicio típica se enumera aquí.
• El tiempo requerido para estabilizar COUT será el retraso de encendido de los
comparadores más el mayor retardo de propagación de una fuente analógica
seleccionada a través del analógico
Comparador, función de ventana y filtro. Vea las hojas de datos para los retrasos de
encendido
de los comparadores. La función de ventana tiene un máximo de un período de reloj
de bus
retrasar. El retardo del filtro se especifica en el filtro de paso bajo.
• Durante la operación, el retardo de propagación de las rutas de datos seleccionadas
siempre debe ser considerado. Puede tomar muchos ciclos de reloj de bus para que
COUT y SCR [CFR] / SCR [CFF] reflejen un cambio de entrada o un cambio de
configuración en uno de los componentes
Participa en la ruta de datos.
• Cuando está programado para los modos de filtrado, COUT inicialmente será igual a
0, hasta que han transcurrido suficientes ciclos de reloj para llenar todas las etapas del
filtro. Esto ocurre incluso si COUTA está en una lógica 1

VDD –
VCMPOh Output high — — V
0.5
VCMPOl Output low — — 0.5 V
Propagation delay, high-speed
tDHS 20 50 200 ns
mode (EN=1, PMODE=1)
Propagation delay, low-speed
tDLS 80 250 600 ns
mode (EN=1, PMODE=0)
 Analog comparator initialization
— — 40 μs
delay2
IDAC6b 6-bit DAC current adder (enabled) — 7 — μA

36.3.4 Filtro de paso bajo

El filtro de paso bajo funciona en los filtros sin filtro, sin sincronizar y opcionalmente
invertidos.
El comparador emite COUTA y genera la salida filtrada y sincronizada de COUT.
Tanto COUTA como COUT pueden configurarse como salidas de módulo y se utilizan
para diferentes
fines dentro del sistema.
La sincronización y la detección de bordes se utilizan siempre para determinar el bit de
registro de estado
valores. También se aplican a COUT para todos los modos de muestreo y ventanas. El
filtrado puede ser
realizado utilizando una base de tiempo interna definida por FPR [FILT_PER], o usando
un externo
MUESTRA de entrada para determinar el tiempo de la muestra.
La necesidad de filtrado digital y la cantidad de filtrado depende del usuario
requisitos El filtrado puede ser más útil en ausencia de una histéresis externa
circuito. Sin histéresis externa, se pueden generar oscilaciones de alta frecuencia en
COUTA cuando los voltajes de entrada INM e INP seleccionados difieren en menos que
el offset
Tensión del comparador diferencial.

36.3.4.1 Habilitando modos de filtro

Los modos de filtro se pueden habilitar mediante:
• Configurando CR0 [FILTER_CNT]> 0x01 y
• Establecer FPR [FILT_PER] en un valor distinto de cero o configurar CR1 [SE] = 1
Si utiliza el reloj de bus dividido para controlar el filtro, tomará muestras de COUTA cada
FPR [FILT_PER] ciclos de reloj de bus.
La salida del filtro estará en la lógica 0 cuando se inicie por primera vez, y luego cambiará
cuando todas las muestras consecutivas de CR0 [FILTER_CNT] coinciden en que el valor de salida tiene
cambiado En otras palabras, SCR [COUT] será 0 durante un período inicial, incluso cuando
COUTA está en la lógica 1.
Establecer tanto CR1 [SE] como FPR [FILT_PER] en 0 deshabilita el filtro y elimina
Corriente de conmutación asociada al proceso de filtrado.

Siempre cambie a esta configuración antes de realizar cambios en

Parámetros del filtro. Esto restablece el filtro a un estado conocido.
Cambiando CR0 [FILTER_CNT] sobre la marcha sin esto
paso intermedio puede dar lugar a un comportamiento inesperado.
Si CR1 [SE] = 1, el filtro toma muestras de COUTA en cada transición positiva de la
muestra de entrada. El estado de salida del filtro cambia cuando todos los consecutivos
Las muestras de CR0 [FILTER_CNT] coinciden en que el valor de salida ha cambiado.

36.3.4.2 Problemas de latencia El valor de FPR [FILT_PER] o SAMPLE period debe

configurarse de modo que el muestreo período es solo más largo que el período de ruido
esperado. De esta manera un pico de ruido solo corromperá una muestra. El valor de CR0
[FILTER_CNT] debe elegirse para reducir la probabilidad de que las muestras ruidosas causen
que se reconozca una transición incorrecta. La probabilidad de una transición incorrecta se
define como la probabilidad de que una muestra incorrecta se aumente a la potencia de CR0
[FILTER_CNT]. Los valores de FPR [FILT_PER] o SAMPLE period y CR0 [FILTER_CNT]
también deben intercambiarse con el deseo de una latencia mínima en el reconocimiento de las
transiciones de salida del comparador real. La probabilidad de detectar un cambio de salida
real dentro de la latencia nominal es la probabilidad de que una muestra correcta se aumente a
la potencia de CR0 [FILTER_CNT]. La siguiente tabla resume los valores máximos de latencia
para los diversos modos de Operación en ausencia de ruido. La latencia de filtrado se reinicia
cada vez que una transición de salida real se enmascara con ruido.

36.4 interrupciones CMP El módulo CMP es capaz de generar una interrupción en la salida
ascendente o descendente de la salida del comparador, o en ambos. La siguiente tabla
proporciona las condiciones en las que la solicitud de interrupción se afirma y se desactiva.