INGENIERIA ELECTRONICA

ELECTRONICA DIGITAL LABORATORIO DE ELECTRONICA DIGITAL

TEMA: Corrimiento y registro de bits.

PRÁCTICA N° FECHA INTEGRANTES FIRMA

8 25/01/2017

TIEMPO: 2hr RESPONSABLE: Ing. Romel Carpio

1. OBJETIVOS

1.1. Objetivo General:

• Armar, Diseñar y comprobar el funcionamiento de un acarreo de bits.

1.2. Objetivos Específicos:

• Realizar el diseño de un corrimiento de bits mediante el uso de Flip Flops tipo D y Flips Flops JK.
• Comprobar el funcionamiento de cada uno de los puntos propuestos para esta práctica.

2. EQUIPO Y MATERIALES

• Fuente de corriente continua.

• Bananas.
• Resistencias.
• Flip Flop tipo D y JK.
• Display de 7 segmentos.
• DIP – SWITCH.
• Decodificadores 74LS48.
• Compuerta 74LS32, 74LS08, 74LS04 y 74LS157.

3. FUNDAMENTO TEÓRICO

3.1 Circuito integrado 74LS04 (NOT)

El circuito integrado 7404 consta de 6 inversores. En lógica digital, un inversor, puerta NOT o compuerta
NOT es una puerta lógica que implementa la negación lógica. A la derecha se muestra la tabla de verdad.
Siempre que su entrada está en 0 (cero) o en BAJA, su salida está en 1 o en ALTA, mientras que cuando
su entrada está en 1 o en ALTA, su SALIDA va a estar en 0 o en BAJA. [1]

Figura 1. Esquema interno de una Compuerta 74LS04(NOT).

Figura 2. Tabla de verdad y símbolo de la compuerta NOT.

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3.2 Circuito integrado 74LS08 (AND)

Es una compuerta lógica AND basada en tecnología TTL, acrónimo Inglés de Transistor-Transistor Logic
o "Lógica Transistor a Transistor". Esta compuerta tiene muchas aplicaciones en la electrónica digital,
dentro de las cuales podemos encontrar decodificadores, sistemas pasa mensajes, relojes digitales, etc. [1]

Figura 3. Esquema interno de una Compuerta 74LS08(AND).

Figura 4. Tabla de verdad y símbolo de la compuerta AND.

3.3 Circuito integrado 74LS32 (OR)

Este circuito integrado consta de 4 puertas OR de dos entradas. La puerta OR o compuerta OR es una puerta
lógica digital que implementa la disyunción lógica -se comporta de acuerdo a la tabla de verdad mostrada
a la derecha. Cuando todas sus entradas están en 0 (cero) o en BAJA, su salida está en 0 o en BAJA,
mientras que cuando al menos una o ambas entradas están en 1 o en ALTA, su SALIDA va a estar en 1 o
en ALTA. [1]

Figura 5. Esquema interno de una Compuerta 74LS32(OR).

Figura 6. Tabla de verdad y símbolo de la compuerta OR.

3.4 Flip Flop tipo JK

El "flip-flop" J-K, es el más versátil de los flip-flops básicos. Tiene el carácter de seguimiento de entrada
del flip-flop D sincronizado, pero tiene dos entradas, denominadas tradicionalmente J y K. Si J y K son
diferentes, la salida Q toma el valor de J durante la subida del siguiente pulso de sincronismo.
Si J y K son ambos low (bajo), entonces no se produce cambio alguno. Si J y K son ambos high (alto),
entonces en la siguiente subida de clock la salida cambiará de estado. Puede realizar las funciones del flip-

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flop set/reset y tiene la ventaja de que no hay estados ambiguos. Puede actuar tambien como un flip-flop T
para conseguir la acción de permutación en la salida, si se conectan entre sí las entradas J y K. Esta
aplicación de permutar el estado encuentra un uso extensivo en los contadores binarios.

Figura 7. Esquema del FF JK

3.5 Flip Flop tipo D

El flip-flop tipo D es un elemento de memoria que puede almacenar información en forma de un "1" o "0"
lógicos. Este flip-flop tiene una entrada D y dos salidas Q y Q. Aplicaciones de Flip Flop tipo D
Alguna aplicación para este circuito es como contador, también aplicable como transmisor de datos.
Otro ejemplo para este circuito es el emplearlo para tener un ligero retardo o timer en cuanto a nuestra
salida "Q" dependiendo del ciclo de pulsos que de nuestro reloj.

Mediante la siguiente tabla de verdad se pueden identificar las distintas aplicaciones según su
funcionamiento.

Figura 8. estructura de un integrado tipo D 7474.

4. CALCULOS Y RESULTADOS

4.2 Carga síncrona de un número en BCD y corrimiento síncrono hasta de 4 posiciones en bucle
cerrado.

Al inicio del proceso todos los displays muestran 0 0 0 0.

Utilizar un DIP Switch de 4 bits, para predisponer un número en BCD, se acciona P1 y este solo carga el número en
D1, con el pulsante P2 (arranque/paro) inicia el desplazamiento hacia D2, luego D3 , D4 y nuevamente en D1 y continua
el desplazamiento en bucle cerrado, si aplasto el mismo pulsante P2 se detiene, nuevamente P2 y continua el
desplazamiento, hasta que un pulsante P0 termina el proceso y muestra 0 0 0 0 en los display, listo para cargar otro
número y realizar el mismo procedimiento.

Utilizar 4 FF-JK ó 4 FF-D que tengan reset y 12 FF-D en grupos de 4 en cascada.

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1. Primero se diseño el circuito para cada uno de los pulsantes

Figura . Diseño para el ingreso de datos mediante un dip switch.

Primero se diseño el funcionamiento para cada uno de los pulsantes para lo cual se utilizó un FF JK y haremos uso de
la conmutación que este nos proporciona primero empezamos con Po.

Pulsante (Po)

Para Po el cual es el pulsante que va a resetea todo y dejar los displays en ceros se utilizo un el FF JK en modo
conmutación haciendo uso de las entradas asíncronas R y S, el control del CLK de este FF se lo hizo manualmente
debido a que no es necesario que este activo en todo momento. La salida de este FF esta conectada a las entradas de
habilitación de los multiplexores esto se lo hizo para que cuando pulsemos todos los displays estén en 0.

Pulsante (P1)

Para este pulsante se utilizaron las entradas JK con el valor de 1 en ambas para realizar la conmutación, este FF cargara
el dato de entrada al primer multiplexor. El dato aparecerá cuando se presione P1.

Pulsante (P2)

Para el pulsante P2 se usó la misma configuración que la de P1 solo que en este FF no se usaran las entradas asíncronas.
Cuando se presione este realizara la conmutación del FF el cual nos mandara un 1 a la salida el cual va conectado a la
entrada RESET del FF JK donde se cargan los datos, este pulso hace que el corrimiento de los datos empiece a pasar
entre los displays y a su vez este pulso reseteara al valor que se encontraba en el FF de carga de datos.

Corrimiento de bits

Para realizar el corrimiento de bits se usó una conexión en cascada de FF tipo D y de cada una de las salidas se
conectaron a las entradas de los multiplexores esto para que cuando pase el bit por el FF este habilitara al multiplexor
y tomara el dato de la entrada que se cargó anteriormente, esto ocurrirá siempre y cuando se active el pulsante 2 ya que
como se puede ver en el diseño este es el que activa a la compuerta AND para que deje pasar la señal del CLK.

Visualización de en bucle del dato ingresado.

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Para la visualización del paso en bucle del bit ingresado se usaron cuatro displays llamados D1, D2, D3 y D4 los cuales
irán mostrando el bit cada vez que el multiplexor se vaya habilitando debido a las salidas de los FF tipo D en cascada.

Diseño para la señal del CLK

Figura 17. Diseño para realizar el parpadeo de los leds.

Para esto se usó la información del libro el cual nos daba las condiciones para su funcionamiento y la fórmula para su
cálculo es la siguiente:
𝟎.𝟖
𝒇=
𝑹𝑪

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Esquema completo del corrimiento de bits

5. CONCLUSIONES

• Se comprobó que la simplificación obtenida fue la correcta ya que las dos salidas Q funcionaban
de la misma manera.

• Se cumplieron todas las entradas de la tabla de verdad.

• Para diseñar cualquier circuito se debe realizar su respectiva tabla de verdad y mediante esta
comprobar su funcionamiento.

6. BIBLIOGRAFIA
[1] R. J. Tocci, Sistemas Digitales Principios y aplicaciones, México: México, 2007.