Laboratorio N°7

Circuitos de transmisión de datos con detección de errores

Objetivo:

Analizar y construir un circuito simplificado de transmisión de datos con detección de errores

Cuestionario Previo:

1. Explicar el concepto de paridad par e impar

Un bit de paridad es un dígito binario que indica si el número de bits con un valor
de 1 en un conjunto de bits es par o impar. Los bits de paridad conforman el
método de detección de errores más simple.

La paridad par es un caso especial del control de redundancia ciclica (CRC), donde
el bit de CRC se genera por el polinomio x+1.
Nótese que este método detecta los errores, pero no los corrige (salvo en el caso
de que la palabra transmitida sea de tamaño 1 bit (lo cual no es habitual)). Existen
dos variantes de este método, bit de paridad par y bit de paridad impar:
En el caso de la paridad par, se cuentan el número de unos. Si el total es impar, el
bit de paridad se establece en uno y por tanto la suma del total anterior con este bit
de paridad, daría par. Si el conteo de bits uno es par, entonces el bit de paridad
(par) se deja en 0, pues ya es par.
En el caso de la paridad impar, la situación es la contraria. Se suman los bits cuyo
valor es uno, si da un número impar de bits, entonces el bit de paridad (impar) es
cero. Y si la suma de los bits cuyo valor es uno es par, entonces el bit de paridad
(impar) se establece en uno, haciendo impar la cuenta total de bits uno.

1111000011110011 paridad par

1111000011110111 paridad impar
2. Explique el funcionamiento del Multiplexor 74LS151

Multiplexor de 8 entradas de datos.

El funcionamiento de un multiplexor es parecido al de un conmutador, pero

en vez de accionarlo manualmente, se acciona mediante un código binario.
El multiplexor consta de 8 entradas y 1 salida y también 3 entradas de
control. La entradas de control son las que conmutan cada entrada con la
salida. Por ej. Si en las entradas de control se introduce el número 5 en
binario, el multiplexor conmutará la patilla 5 con la salida, o sea, la
información que hay en la patilla 5 aparece en la salida.

3. Explique la función del demultiplexor 74LS138

El circuito integrado 74138 o subfamilia (74LS138, 74F138, 74S138, 74HCT138,..)

es un circuito integrado que tiene la función de decodificador / demultiplexor binario
de 3 bits (1:8).

Con las tres entradas que posee el circuito podemos realizar 8 combinaciones
diferentes, de 000 a 111 que nos activaran una de las salidas Yn.

Este circuito integrado se utiliza mucho para seleccionar memorias y periféricos en

el espacio de memoria de los sistemas con microprocesadores.
 La habilitación del 74138 se activa sólo cuando se cumple la siguiente ecuación de
las patillas de entrada.

La relación de pines de este integrado es la siguiente:

 A, B, C: Entradas de selección, según la combinación binaria que coloquemos

tendremos activada la salida Yn correspondiente.

 G1, G2A, G2B: Entradas de validación, la primera activa a nivel alto y las dos
siguientes a nivel bajo, si no cumplimos estas condiciones el decodificador no
funcionara.
 Y0, Y1, Y2, Y3, Y4, Y5, Y6, Y7, Y8: Salidas del decodificador activas a nivel bajo (0V),
solo puede haber una activa a nivel bajo.
4. Explique el funcionamiento del 74ls280 como :

Generador de paridad:

Es un generador comprobador de paridad TTL los bits de datos de entrada son X7 o X0

estos bits pueden tener paridad par o impar. La entrada par (patilla 3) y la entrada
impar (patilla 4) controlan la operación del chip.

El símbolo Σ significa sumatorio, en la columna de entrada de la izquierda como se

establezcan los valores de las entradas par e impar, las salidas Σ pares e impares
pueden ser bajas o altas.

En la entrada par (patilla4) se conecta a +5V y en la entrada par (patilla 3) se conecta a

masa. Si los datos de entrada X7….X0 tienen paridad par. En la tercera fila dice que la
salid Σ impar (patilla 6) es alta, por lo que el numero de 9 bits X8….X0 que da el circuito
como salida tiene paridad impar.

Cuando X7….X0 tiene paridad impar la cuarta entrada de la salida Σ impar es baja
nuevamente el numero de 9 bits X8….X0 generado en la parte inferior tiene paridad
impar.

Conclusión: Es que tanto si los datos de entrada tienen paridad impar como si son de
paridad par, el numero de 9 bits generado siempre tiene paridad impar.
5. Explique el funcionamiento del circuito experimental. ¿Cómo implementara el
bloque de almacenamiento (storage)?

Este circuito es un generador de paridad par, significa que cuando en las

entradas haya un número de 1s impar, el led o puerta and se activará,
indicando un error (que significa que falta un uno en la señal para que el
número de 1s sea par).
Primero que nada, para que la puerta and funcione, las entradas de
selección deben encontrarse en 1, esto significa que en nuestros MUX y
DEMUX se seleccionarán la entrada 7 y salida 7, respectivamente.
Si la cantidad de 1s fuese par la salida ODD de nuestro primer
generador de paridad estará activa, activando la entrada 7 de nuestro
MUX 151, como la salida es activa a nivel BAJO, se activará,
provocando un cero en la entrada de datos de nuestro DEMUX 138.
En nuestro DEMUX 138 todas las salidas estarán a un nivel ALTO, de
esta manera en la salida EVEN de nuestro segundo generador de
paridad será un nivel BAJO. Llegando así, a un nivel BAJO, a nuestra
puerta AND de 4 entradas desactivándolo e indicando que no hay error
que no se necesita de un 1 más para que la señal ingresada fuese par.
Si la cantidad de 1s fuese impar la salida ODD de nuestro primer generador de
paridad estará en un nivel BAJO, este nivel BAJO llega a la entrada 7 de
nuestro MUX 151, como la salida es activa a nivel BAJO, no se activará,
provocando un nivel ALTO en la entrada de datos de nuestro DEMUX 138.
En nuestro DEMUX 138 todas las salidas estarán a un nivel ALTO, excepto la
7, que estará activa a nivel BAJO, de esta manera en la salida EVEN de
nuestro segundo generador de paridad será un nivel ALTO. Llegando así, a un
nivel ALTO, a nuestra puerta AND de 4 entradas activándolo e indicando que
hay un error, que se necesita de un 1 más para que la señal ingresada fuese
par.

6. Presente sus circuitos de simulación.