Trabalho de MC722 - Arquitetura do PowerPC

Bruno Luis Goncalves Dilly ra015584 Luis Felipe Strano Moraes ra016681
Rodolfo Baslio Vick ra017255

Campinas, 23 de novembro de 2004

Sumario
1 Introducao 2
1.1 Historia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.2 Caractersticas de Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.3 Processadores PowerPC de Propositos Gerais . . . . . . . . . . . . . . . . . . . . . . 3
1.4 Microcontroladores PowerPC Embarcados . . . . . . . . . . . . . . . . . . . . . . . . 4
1.4.1 IBM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.4.2 Motorola . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.5 Sistemas Operacionais suportados . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

2 Performace e Benchmarks 5

3 Assembler e conjunto de instrucoes 6

3.1 Formatos de Instrucao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
3.2 Instrucoes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

4 Datapath e ULA (Unidade Logica e Aritmetica) 9

4.1 ULA simples e complexa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
4.2 Unidade de ponto flutuante . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
4.3 Datapath . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

5 Pipeline 12
5.1 Descricao dos pipelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

6 Memoria 13

7 Entrada e sada 14

1
1 Introducao
1.1 Historia
A historia do PowerPC se inicia com a arquitetura Power, da IBM, introduzida com o RISC
System/6000 no incio de 1990. O design foi inspirado pelos ja existentes processadores RISC,
como o IBM 801 e a arquitetura MIPS. O microprocessador POWER original, uma das primeiras
implementacoes superescalar RISC, foi um design multi-chip de alta performance. Logo a IBM
percebeu que seria necessario um microprocessador single-chip para a linha RS/6000 tanto maquinas
lower-end quanto high-end, e iniciou sua producao. Em 1991 a IBM constatou que seu design
poderia se tornar um microprocessador usado por toda a industria.
Entao a IBM se aproximou da Motorola com o objetivo de colaborar no desenvolvimento de
uma famlia de microprocessadores single-chip baseados na arquitetura POWER. Logo depois, a
Apple, como uma das maiores clientes de microprocessadores para desktop da Motorola, se uniu ao
debate. Esta colaboracao entre as tres empresas passou a ser conhecida como AIM (Apple, IBM,
e Motorola).
Para a Motorola, o POWER parecia um negocio inacreditavel. Isto os permitiu vender uma
CPU RISC poderosa e amplamente testada com pouco investimento em design por sua parte. Isto
tambem a manteve proxima a Apple, e parecia oferecer a possibilidade de se aproximar tambem a
IBM, que poderia comprar versoes menores ao inves de produzir seus proprios.
Neste momento, a Motorola ja possuia seu proprio design RISC na forma do 88000 que estava
fraco no mercado. Uma causa para sua falha foi a falta de compatibilidade com sua famosa serie
68000 serie, tambem usada no Apple Macintosh.
De qualquer forma, o 88000 ja estava em producao, e a Apple (como outras) ja tinham maquinas
rodando-o. Se o novo POWER single-chip pudesse ser comparado de alguma forma ao nvel de
hardware com o 88000, isto permitiria que ambas, Apple e Motorola, colocassem as maquinas no
mercado de forma muito mais rapida.
A especificacao PowerPC (Performance Computing) foi o resultado desses varios requerimentos.
Todos pareciam ganhar:
A IBM conseguiu a CPU single-chip que eles estavam procurando
A Apple ficou com uma das mais poderosas CPUs RISC do mercado, e notoriedade devido
ao nome da IBM
A Motorola conseguiu um chip RISC atualizado de graca, um com potencial para permiti-la
vende-lo para muitas companias, incluindo a Apple e a IBM.

1.2 Caractersticas de Design

O PowerPC e projetado com os princpios RISC, e permite uma implementacao superescalar.
Versoes do design existem tanto para implementacoes 32-bit quanto para 64-bit. Iniciando com a
especificacao POWER basica, o PowerPC acrescentou:
Suporte para operacoes nos modos Big-Endian e Little-Endian; o PowerPC pode alternar
entre os modos em tempo de execucao (essa caracterstica nao e suportada no PowerPC G5).
Formas de precisao simples para algumas intrucoes de ponto flutuante, alem das de precisao
dupla.

2
 Instrucoes de ponto flutuante extra devido as ordens da Apple

Uma especificacao completa de 64-bit, que mantem compatibilidade com o mode 32-bit

Instrucoes POWER mais exoticas foram removidas, algumas podendo ser emuladas pelo sis-
tema operacional caso necessario.

Endian-modes
No modo Little-Endian, os 3 bits de ordem mais baixa do endereco efetivo sao usados para
fazer um OU exclusivo com um valor de 3 bits selecionado pelo comprimento do operando. Isto
nao e o mesmo que ser verdadeiramente little-endian, e pode ter problemas quando comunicar com
dispositivos externos.
Em teoria a ordem do byte do processador pode ser alternado em tempo de execucao para supor-
tar tanto programas Big-endian e Little-Endian simultaneamente, e de fato isto torna possvel roo-
dar um programa em um modo e tratar as execoes (ex.: o sistema operacional) em outro.Praticamente,
seria difcil devido a interacao com dispositivos externos que possuem sua propria ordenacao de byte.
Um efeito colateral interessante desta implementacao e que o programa pode gravar um valor
64-bit (o maior formato de operando) para um endereco A enquanto em um modo endian, modos
alternados, e quando o valor e lido de volta de A isto sera identico, mesmo que o processador esteja
agora em um modo de ordem de byte oposta.

1.3 Processadores PowerPC de Propositos Gerais

Os processadores PowerPC trazem o local bus do processador para a superfcie do chip, e o
conecta a ponte que o traduz em outros device buses, que liga a RAM, PCI e outros dispositivos.

601 MPC601 50 e 66 MHz

602, produtos para consumidor (dados multiplexados/enderecamento bus)

603 notebooks

603e

604

604e

620, a primeira implementacao 64-bit

x704 BiCOMOS PowerPC, implementada pela Exponential Technologies

750 (PowerPC G3) (1997) 233 MHz e 266 MHz, 740, 745, 755

7400 (PowerPC G4) (1999) 350 MHz, 7410 usa AltiVec, uma extensao SIMD do PPC specs
original

750FX anunciada pela IBM em 2001 e avaliavel no incio de 2002 a 1 GHz

Famlia de microarquitetura 7450

3
 970 (PowerPC G5) (2003) implementacao 64-bit derivada do IBM POWER4 melhorada com
VMX (AltiVec compatvel com extensoes SIMD), nas velocidades 1.4 GHz, 1.6 GHz, 1.8 GHz,
2.0 GHz e 2.5 GHz

Gekko 485 MHz (usado no console GameCube da Nintendo)

POWER4+ processador IBM (clocking entre 1.0 e 1.9 GHz) que e usado nos servidores
Regatta (RS/6000 ou pSeries)

POWER5 processador IBM que e usado nos i5 e p5 eServers.

1.4 Microcontroladores PowerPC Embarcados

Os processadores PowerPC de 32 bits tem sido os favoritos pelos designers de computadores
embarcados. Para manter os custos baixos em produtos competitivos, o nucleo da CPU e, ge-
ralmente, empacotado em um circuito integrado SOC (system-on-chip). SOCs contem o nucleo
do processador,cache, e o on-chip de dados locais do processador, junto com o clocking, timers,
memoria (SDRAM), perifericos (network, serial I/O) e controladores de barramento (PCI, PCI-X,
ROM/Flash bus, I2C).
A IBM e a Motorola tem competido em linhas de desenvolvimento paralelas em mercados
parecidos. Um desenvolvimento recente e o a especificacao BookE PowerPC, implementada por
ambas, que define extensoes embarcadas do modelo de programacao PowerPC.

1.4.1 IBM
401

403: MMU adicionada na versao mais avancada 403GCX

405: MMU, ethernet, serial, PCI, SRAM, SDRAM; NPe405 adiciona mais dispositivos de
rede

440GP: (BookE) MMU, multipla ethernet, serial, PCI-X, SRAM, SDRAM

440GX: mais cache SRAM/L2 adicionado

1.4.2 Motorola
MPC 860/8xx (PowerQUICC)

MPC 550/5xx : (nucleo 8xx)

MPC 8260/82xx (PowerQUICC II) : nucleo 603

MPC 8560/85xx (PowerQUICC III) : nucleo BookE

4
1.5 Sistemas Operacionais suportados
MacOS X - http://www.apple.com/macosx

MacOS - http://www.apple.com

Linux - http://penguinppc.org

NetBSD - http://www.netbsd.org

IBM OS/2 - http://www-306.ibm.com/software/os/warp/

Windows NT - http://www.microsoft.com (ate a versao 4.0)

Solaris - http://www.sun.com

2 Performace e Benchmarks
A arquitetura PowerPC e uma das mais bem sucedidas da atualidade. Para verificar isso basta
fazer uma visita ao site Top500 e notar que 5 dos 10 computadores mais rapidos do mundo de
acordo com a lista deles sao baseados nesta arquitetura (incluindo o primeiro computador da lista,
o BlueGene/L da propria IBM, composto de 32768 processadores PowerPC 440 de 0.7 GHz cada).

Figura 1: SpecINT95

5
 Figura 2: SpecFP95

3 Assembler e conjunto de instrucoes

3.1 Formatos de Instrucao
Todas as instrucoes do PowerPC sao de 32 bits. Os primeiros 5 bits da instrucao sempre servem
para indicar o opcode da mesma (no caso existe 25 opcodes, e portanto e necessario as vezes um
outro campo para identificar a instrucao, chamado opcode extendido). No PowerPC, a ordem dos
bits nao e a mesma da maioria das definicoes, sendo o bit 0 o mais significativo e o 31 o menos
significativo numa palavra.
O PowerPC possui ate 15 formatos de instrucao diferentes (pois 4 sao somente para imple-
mentacoes de 64 bits). Os 5 formatos mais basicos sao :

Bit inicial
Tipo 0 6 11 16 21 22 26 30 31
D opcode dest/fonte fonte/dest imediato
X opcode dest/fonte fonte/dest fonte opcode extendido
XO opcode dest/fonte fonte/dest fonte OE opcode extendido Rc
A opcode dest/fonte fonte/dest fonte fonte opcode extendido Rc
BD opcode BO BI BD AA LK
I opcode LI AA LK
Principais formatos de instrucoes do PowerPC

fonte : registrador de origem

dest : registrador de destino

6
 BD : campo imediato que armazena o deslocamento do desvio (inteiro de 14 bits com sinal
em complemento de 2)

BO : campo para especificar opcoes em instrucoes de desvio condicional

BI : campo que indica um bit do CR para ser usado como condicao num desvio condicional

Rc : modifica o CR (registrador de condicao)

AA : campo que indica se o desvio e absoluto ou relativo

LI : campo imediato que armazena o deslocamento do desvio incondicional (inteiro de 24 bits

com sinal em complemento de 2)

LK : campo que especifica se o registrador link deve ser modificado (para chamadas de sub-
rotinas)

3.2 Instrucoes
Segue na tabela abaixo algumas instrucoes do PowerPC :

7
 Mnemonico Instrucao Descricao Formato
add add[o][.] RT,RA,RB Soma dois registradores (RA e RB) e arma- XO
zena num terceiro (RT)
addi addi RT,RA,SI Soma um registrador (RA) a um imediato (SI) D
e armazena em outro registrador (RT)
and and[.] RA,RS,RB Faz o AND logico de dois registradores (RS X
e RB) e armazena o resultado no registrador
RA
b b[l][a] destino Desvia a execucao para destino I
bc bc[l][a] BO,BI,destino Desvia condicionalmente a execucao para des- B
tino
cmp cmp BF,L,RA,RB Compara os registradores RA e RB (ou so- X
mente metade deles caso L=0) e guarda o re-
sultado no bit BF do registrador de condicao
divd divd[o][.] RT,RA,RB Divide o registrador RA pelo RB e armazena XO
o resultado em RT. O resto nao e devolvido
lwz lwz RT,D(RA) Carrega a palavra armazenada em RA + D na D
parte menos significativa de RT e zera o resto
mulli RT,RA,SI Multiplica o registrador RA pelo imediato SI D
(com extensao de sinal) e armazena a metade
menos significativa no registrador RT
neg neg [o][.] RT,RA Nega (usando complemento de 2) o valor de XO
RA e armazena no registrador RT
or or[.] RA,RS,RB Faz o OR logico de dois registradores (RS e X
RB) e armazena o resultado no registrador RA
slw slw[.] RA,RS,RB Desloca para a esquerda a metade menos sig- X
nificativa de RS pela quantidade indicada nos
6 bits menos significativos de RB e salva em
RA
srw srw[.] RA,RS,RB Desloca para a direita a metade menos signi- X
ficativa de RS pela quantidade indicada nos
6 bits menos significativos de RB e salva em
RA
stw stw RS,D(RA) O valor da parte menos significativa de RS e D
armazenado em RA + D
subf subfb[o][.] RT,RA,RB Soma o registrador RB com o complemento XO
de 2 do registrador RA e armazena em RT
xor xor[.] RA,RS,RB Faz o XOR logico de dois registradores (RS X
e RB) e armazena o resultado no registrador
RA
Principais instrucoes do PowerPC

Nas instrucoes, um . indica que Rc e igual a 1 e um o e usado em aritmetica extendida.

Existem varias outras instrucoes (por exemplo, as instrucoes cujos mnemonicos se iniciam por
cr servem para realizar operacoes logicas com os bits do registrador de condicao, e as iniciadas

8
por f realizam operacoes com numero em ponto flutuante) e variantes destas instrucoes que nao
foram apresentadas por falta de espaco.

4 Datapath e ULA (Unidade Logica e Aritmetica)

O PowerPC e uma famlia muito grande de processadores, mas todos seguem a mesma arquitetura
basica, composta dos seguintes itens:

unidade de controle;

ULA (unidade logica aritmetica) de inteiros de dois tipos: simples e complexa;

unidade de ponto flutuante;

unidade de carga/descarga;

unidade para saltos (branches);

cache de dados e instrucoes.

A unidade de controle e a responsavel por estabelecer todos os comandos dos componentes

da arquitetura na execucao de uma determinada instrucao. A unidade de carga/descarga e a
responsavel pelo acesso ao cache. A unidade de salto e a responsavel pelas instrucoes de salto. As
ULAs e a unidade de ponto flutuante serao melhor explicadas depois. Alem desses componentes
basicos, pode haver outras unidades responsaveis por funcoes expecficas, proprias de determinados
processadores.
Como exemplo, temos a arquitetura do PowerPC 604. A arquitetura do PowerPC 604 consiste
de uma unidade de controle, duas ULAs simples para operar sobre inteiros, uma ULA complexa
de inteiros, uma unidade de ponto flutuante, uma unidade de carga e descarga, uma unidade para
saltos e caches para instrucoes e dados. Existe uma versao melhorada do 604 conhecida como
PowerPC 604e que possui uma unidade adicional chamada CRU que executa operacoes logicas no
registrador condicional. A figura 1 demonstra a arquitetura do PowerPC 604.

9
 Figura 3: Arquitetura do PowerPC 604

Outro exemplo e a arquitetura do Power G4, descrita pela figura 2, que possui os seguintes
componentes:

tres ULAs simples de inteiros;

uma ULA complexa de inteiros;

uma unidade de ponto flutuante;

uma unidade para saltos;

unidade de carga/descarga;

uma unidade especial chamada 4 AltiVec, para processamento vetorial.

10
 Figura 4: Arquitetura do Power G4

Novamente vamos utilizar o PowerPC 604 como exemplo para explicar as ULAs e unidade de
ponto flutuante.

4.1 ULA simples e complexa

O PowerPC possui duas ULAs simples de inteiros, uma ULA complexa para inteiros e um conjunto
de 32 registradores de proposito geral de 32 bits. A ULA simples executa instrucoes aritmeticas
simples como adicao, subtracao e operacoes logicas, alem de circuitos para operacoes de rotacao e
deslocamento. A unidade complexa e utilizada para instrucoes para instrucoes de multiplicacao,
divisao e funcoes de strings. A operacao de multiplicacao leva, em media, tres ciclos de clock, ou de
apenas um se um dos operandos tiver ate 16 bits, e ate quatro ciclos se os operandos foram ambos
de 32 bits. Todos os operandos sao carregados do banco de registradores de ponto flutuante e o
resultado e salvo tambem no banco de registradores.
As ULAs sao independentes e operam em paralelo.

4.2 Unidade de ponto flutuante

Ja a parte de ponto flutuante consiste em uma unidade de ponto flutuante no padrao IEEE-754 e
32 registradores de ponto flutuante de 64 bits. A unidade de ponto flutuante pode operar sobre 64
(precisao dupla) e 32 (precisao simples) bits, sem diferenca de velocidade, a nao ser operacoes de
divisao que demoram mais com operandos de 64 bits.
A unidade de ponto flutuante e implementada com pipeline e executa todas as operacoes em
tres ciclos de clock em media e com um ciclo no melhor caso. Divisoes sao casos especiais e levam 18
ciclos para precisao simples e 31 ciclos para precisao dupla. Operacoes de divisao param a unidade
de ponto flutuante ate o fim. Algumas condicoes como overflow, arredondamento e outras podem
fazer com que mais um ciclo seja necessario. Quando um numero pequeno de precisao simples,

11
diferente de zero, deve ser salvo, sao necessarios mais de 23 ciclos, devido ao processo de acerto a
representacao.

4.3 Datapath
Vamos agora descrever o datapath dos 3 principais tipos de instrucoes, utilizando a figura 1 da
arquitetura do PowerPC 604. Os tres principais tipos sao: instrucoes de salto, aritmeticas e de
acesso a memoria (nesse caso ao cache).
Inicialmente, numa instrucao de salto, a instrucao e lida do cache de instrucoes e e executada
o fetch dela. Apos isso, o novo endereco ja e calculado na ULA simples e a instrucao e identificada
como a de um salto. Se for um salto incondicional, o novo endereco e calculado e o PC e atualizado.
Se for um condicional, a ULA simples verifica a condicao e, se necessario, o PC e atualizado.
Ja numa instrucao aritmetica, a instrucao e lida do cache de instrucoes e e executada o fetch
dela. Apos isso, o novo endereco ja e calculado na ULA simples e a instrucao e identificada como
aritmetica. Nisso, os registradores ja foram lidos (os gerais no caso de inteiros ou os registradores
de ponto flutuante no caso de instrucoes de ponto flutuante). Apos isso, a operacao e calculada e
o resultado e salvo no registrador de destino (do mesmo tipo dos operadores).
Ja numa instrucao de memoria, a instrucao e lida do cache de instrucoes e e executada o fetch
dela. Apos isso, o novo endereco ja e calculado na ULA simples e a instrucao e identificada como
de acesso a memoria. Nesse ponto os registradores ja foram lidos e o imediato ja esta na ULA
simples. O valor da memoria a ser acessado e calculado e o dado e lido da cache de memoria (todo
acesso a memoria e feita na verdade pela cache). O valor e entao salvo no registrador de destino.

5 Pipeline
Os processadores da famlia PowerPC possuem quatro pipelines diferentes no processador, separados
pelo tipo de instrucao ao qual pertence. Sao eles:

instrucoes de salto - com dois estagios de pipeline;

instrucoe de inteiros - com tres estagios de pipeline;

instrucoes de ponto flutuante - com seis estagios de pipeline;

instrucoes de carga ou descarga - com cinco estagios de pipeline.

5.1 Descricao dos pipelines

O primeiro estagio de todos os pipelines e igual e envolve fetching (busca) de instrucoes. A instrucao
de salto do pipeline, que e de dois estgios, pode decodificar, executar, ou, se necessario, predizer
a direcao de um desvio nao resolvido. Isto permite operacoes alem de um salto condicional sem
atraso.
A ULA de inteiros tem quarto estagios do pipeline. Os primeiros dois estagios do pipeline
tratam da busca e decodificao. O terceiro estagio trata da execucao da operacao de ponto fixo que
pode incluir instrucoes aritmeticas, logicas, comparacao, shift, ou instrucoes de rotacao. O quarto
e ultimo estagio, escreve o resultado em um registrador.

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 A precisao simples e dupla de operacao de ponto flutuante sao processadas por seis estagios
de pipeline (este e o pipeline com maior numero de estagios do processador). Como no pipeline
anterior, o primeiro e o segundo estagios tratam da busca e decodificao. A fase de execucao consiste
de tres estagios:

estagio 1 - execucao da operacao;

estagio 2 - propagacao do carry;

estagio 3 - arredondamento e normalizacao;

estagio 4 - resultados salvos nos registradores.

Para executar as instrucoes de carga ou descarga, os primeiros dois estagios do pipeline tratam
da busca e da decodificacao. O terceiro estagio calcula o endereco para o elemento a ser acessado. O
quarto estagio envolve o acesso a cache, seguido do estagio que escreve os valores nos registradores.
A tabela abaixo demonstra a execucao dos pipelines.

Intrucoes de salto
Fetch Decodificacao
Execucao
Predicao
Instrucoes de inteiros
Fetch Decodificacao Execucao Escrita
Instrucoes de carga/descarga
Fetch Decodificacao Geracao do Acesso ao Escrita
endereco cache
Instrucoes de ponto flutuante
Fetch Decodificacao Estagio 1 Estagio 2 Estagio3 Escrita
Pipelines do PowerPC

6 Memoria
O PowerPC 604 oferece suporte para cache de segundo nvel, de 256Kb ou 512Kb, que fica em
um chip separado mas no mesmo encapsulamento do processador, o que permite que o tempo de
acesso seja reduzido. Alem disso o numero de pinos do involucro e minimizado, pois os pinos do da
memoria secundaria estao dentro do involucro de ceramica.E utilizado o esquema mais convencional
de SRAMs encapsuladas separadamente.
Tambem sao utilizadas algumas tecnicas para reduzir a penalidade por falta:

Retorno da primeira palavra do bloco que ocasionou a falta no acesso a cache

Cache nao-bloqueada: permite que o processador continue a executar instrucoes durante as

faltas no acesso a cache e retomar a execucao tao logo a palavra crtica tenha sido liberada
para a cache; inclusive as intrucoes que acessem a cache podem ser executas enquanto isso.

Outro ponte interessante de se destacar e que a arquitetura do PowerPC 604 suporta um

endereco virtual de 52 bits.

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 Caractersticas PowerPC 604
Endereco virtual 52 bits
Endereco fsico 32 bits
Tamanho da pagina 4 Kb, selecionavel, e 256 Mb
Organizacao da TLB Uma TLB para instrucoes e uma TLB para
dados. Ambas associativas por conjunto com
2 posicoes. Substituicao segundo o algoritmo
LRU. Ambas com 128 entradas. As faltas da
TLB sao tratadas por hardware.
TLB do PowerPC

Caractersticas PowerPC 604

Organizacao da cache Caches de instrucoes e de dados separadas
Tamanho da cache 16 Kb por instrucao/dado
Associatividade da cache Associativa por conjunto com 4 posicoes
Substituicao LRU
Tamanho do Bloco 32 bytes
Poltica de escrita Write-back ou write-through
Cache de nvel 1 do PowerPC

Obsevacao: LRU e Least-Recently-Used, ou menos recentemente usada

7 Entrada e sada
A figura abaixo descreve a interface entre o processador e os perifericos a ele conectados. Pode-se
perceber que o processador possui barramentos com dois componentes: com o cache de segundo
nvel e com o PCI Bridge. O PCI bridge faz a ponte entre o processador e os demais perifericos e
com a memoria e o controlador de memoria.
Os perifericos no barramento do PCI Bridge sao os seguintes:

portas PCI;

FLASH ROM interna (software interno ao computador);

o controlador grafico e o controlador de disco;

ISA Bridge, com barramento com o controlador de som, dispositivos de entrada e sada
padrao, as portas ISA e o X-Bus;

e outras portas (como SCSI).

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Figura 5: Descricao da entrada e sada nos processadores PowerPC

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Referencias
[1] Patterson, D. A. e Hennessy, J. L.: Organizacao e projeto de computadores - A interface
HARDWARE/SOFTWARE

[2] IBM: The PowerPC architecture: A specification for a new family of RISC processors

[3] McClanahan, K.: PowerPC Programming

[4] Motorola PowerPC: http://www.motorola.com/mot/doc/0/786 MotDoc.pdf

[5] A developers guide to the POWER architecture:

http://www-106.ibm.com/developerworks/linux/library/l-powarch/?ca=dgr-
lnxw06PowPCGuide

[6] IBM PowerPC Quick Reference Guide:

http://www-306.ibm.com/chips/techlib/techlib.nsf/techdocs/7874C7DA8607C0B287256BF3006FBE54

[7] BDTi: http://www.bdti.com/products/reports gpp604.htm

[8] Wikipedia: http://en.wikipedia.org

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