Paso 6 - Disea circuitos combinacionales de forma correcta, a travs

del uso apropiado de los conceptos bsicos y utilizando VHDL

(Aportes - grupal)
Unidad 2:

Presentado por:

Francisco Javier Chvez Flrez

Cdigo: 1080262056

Roberto Antonio Valbuena

Cdigo:
Cristhian Fabian Collazos
Cdigo:

Grupo 243004_33
Curso ELECTRNICA DIGITAL
Tutor:
Mario Ricardo Arbulu

Universidad Nacional Abierta y a Distancia UNAD

Escuela de Ciencias Bsicas, Tecnologa e Ingeniera -ECBTI
Noviembre 2017
Actividades:

Disear un cronmetro que cuente desde 0 hasta 45. El cronmetro

contar con una entrada INICIO y otra de REINICIO, tal como se observa
en la siguiente figura.

La entrada INICIO permitir iniciar o parar la cuenta. Tal como ocurre

en el cronmetro de los celulares
La entrada REINICIO permitir llevar el cronmetro a cero y detener
la cuenta.

Para realizar el diseo del cronmetro se tendr que utilizar:

Un circuito detector de Flanco

Un flip-flop tipo T.
Un contador ascendente mdulo 45

El grupo tendr que hacer el diseo, el cual deber incluir los tres elementos
anteriores y los dems que el grupo considere necesarios.
IMPORTANTE: Todas las implementaciones en VHDL se deben hacer utilizando el
software Vivado. La implementacin se debe evidenciar en el informe con el pantallazo
de la descripcin de VHDL y con el pantallazo del RTL. El Pantallazo debe seguir la
indicaciones dadas en el video de la actividad de reconocimiento, de lo contrario
el aporte no se considerar vlido.

Se entrega un informe en el entorno de Entorno de Evaluacin, Paso 6.

El archivo se deber entregar en formato pdf con el nombre: Paso6_Grupo##. La
estructura del informe colaborativo debe ser la siguiente:
o Portada con los datos de los participantes que contribuyeron al trabajo.
o Contenido del informe:
Diagramas de bloques con los diseos.
Pantallazos de las implementaciones en VHDL.
Simulacin de cada uno de los componentes del diseo.
Simulacin del diseo completo.
Desarrollo de la actividad:

Un circuito detector de Flanco

Scrip en software vivado

----------------------------------------------------------------------------------
-- Company: UNAD
-- Engineer: FRANCISCO JAVIER CHAVEZ FLOREZ
-- Create Date: 26.11.2017 17:26:03
-- Module Name: cronometro45 - Behavioral
----------------------------------------------------------------------------------
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
use IEEE.std_logic_unsigned.all;

entity cronometro45 is
Port ( CLK : in STD_LOGIC;
RESET : in STD_LOGIC;
ENTRADA : in STD_LOGIC;
SALIDA : out STD_LOGIC
);
end cronometro45;

architecture Behavioral of cronometro45 is

signal D, Q : STD_LOGIC;

begin
process (CLK)
begin
if CLK'event and CLK ='1' then
if RESET ='1' then
Q <= '0';
else Q <= D;
end if;
end if;
Q <= D;
D <= not ENTRADA;
if ENTRADA = '1' and Q = '1' then
SALIDA <='1';
else SALIDA <='0';
end if;

end process;

end Behavioral;

Resumen de la descripcion en vhdl

Resumen Simulacion
 Un flip-flop tipo T.

Scrip en software vivado

----------------------------------------------------------------------------------
-- Company: UNAD
-- Engineer: FRANCISCO JAVIER CHAVEZ FLOREZ
-- Create Date: 26.11.2017 17:26:03
-- Module Name: cronometro45 - Behavioral
----------------------------------------------------------------------------------
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
use IEEE.std_logic_unsigned.all;

entity cronometro45 is
Port ( CLK : in STD_LOGIC;
RESET : in STD_LOGIC;
ENABLE : in STD_LOGIC;
SALIDA : out STD_LOGIC
);
end cronometro45;

architecture Behavioral of cronometro45 is

signal D, Q : STD_LOGIC;

begin
process (CLK)
begin
if CLK'event and CLK ='1' then
if RESET ='1' then
Q <= '0';
elsif ENABLE ='1' then
 Q <= D;
end if;
end if;
end process;
D <= not Q;
SALIDA <= Q;

end Behavioral;

Resumen de la descripcion en vhdl

Resumen Simulacion
 Un contador ascendente mdulo 45. (Si es mayor que 31 y menor que 63, se
usan 6 bit). Entonces: 2*2*2*2*2*2=64

Scrip en software vivado:

----------------------------------------------------------------------------------
-- Company: UNAD
-- Engineer: FRANCISCO JAVIER CHAVEZ FLOREZ
-- Create Date: 26.11.2017 17:26:03
-- Module Name: cronometro45 - Behavioral
----------------------------------------------------------------------------------
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
use IEEE.std_logic_unsigned.all;
entity cronometro45 is
Port ( clk : in STD_LOGIC;
reset : in STD_LOGIC;
salida : out STD_LOGIC_VECTOR (5 downto 0));
end cronometro45;
architecture Behavioral of cronometro45 is
signal D, Q : STD_LOGIC_VECTOR (5 downto 0);
begin
process (clk)
begin
if clk'event and clk='1' then
if reset='1' then
Q <= "000000";
else
Q <= D;
end if;
end if;
end process;
D <= "000000" when Q = 45 else
Q+1;
salida <= Q;
end Behavioral;
Resumen de la descripcion en vhdl
Scrip en software vivado:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity simCONTADOR45 is
-- Port ( );
end simCONTADOR45;

architecture Behavioral of simCONTADOR45 is --seccion1

component CONTADOR45
port(
clk : in std_logic;
reset : in std_logic;
salida : in std_logic_vector(5 downto 0);
);
end component;

-- Seales de las entradas

signal clk : std_logic := '0';
signal reset : std_logic := '0';

-- Seales de salidas
signal salida : std_logic_vector(5 downto 0);

-- Constante de tiempo para la simulacion

constant PERIOD : time := 10 ns;

begin --seccion2

process
begin
clk <= '0';
wait for PERIOD/2;
clk <= '1';
wait for PERIOD/2;
end process;

UO: ContadorAsN
Port map (
clk => clk,
reset => reset1,
salida => salida
);

process
begin
--- Estmulos de la simulacin
wait for 100 ns;

reset <= '1';

wait for 100 ns;

reset <= '0';

wait for 100 ns;

wait;
end process;

end Behavioral;

Resumen Simulacion
Sitios web:

1. Muoz, J. (2012). Introduccin a los Sistemas Digitales: Un enfoque usando

Lenguajes de Descripcin de Hardware. (Captulos 4, 5 y 6, pp. 77-134). Madrid.
Recuperado de https://openlibra.com/es/book/introduccion-a-los-sistemas-digitales
2. Fajardo, C. (2012, diciembre 20), Introduccin a VHDL, circuitos combinacionales
(Parte 1) [Archivo de video], Recuperado de https://youtu.be/OIj59kyR7wU
3. Fajardo, C. (2012, diciembre 21), Introduccin a VHDL, circuitos combinacionales
(Parte 2) [Archivo de video], Recuperado de https://youtu.be/dK545R-YT58
4. Fajardo, C. (2017, Julio 9), Diseo de un multiplexor en VHDL en Vivado [Archivo
de video]. Recuperado de http://youtu.be/tFykKHLwLCw?hd=1
5. Fajardo, C. (2017, julio 13), Diseo jerrquico en VHDL. [Archivo de video],
Recuperado de https://youtu.be/fiLkRDRif4Y

Otros sitios web

6. Chu, P. P. (2006). RTL Hardware Design Using VHDL : Coding for Efficiency,
Portability, and Scalability. Hoboken, N.J.: Wiley-IEEE Press (Chapter 4, pp. 69-95)).
Recuperado de:
http://bibliotecavirtual.unad.edu.co:2051/login.aspx?direct=true&db=e000xww&AN
=158127&lang=es&site=ehost-live

Sitios web:

7. Muoz, J. (2012). Introduccin a los Sistemas Digitales: Un enfoque usando

Lenguajes de Descripcin de Hardware. (Captulos 4, 5 y 6, pp. 77-134). Madrid.
Recuperado de https://openlibra.com/es/book/introduccion-a-los-sistemas-digitales
8. Fajardo, C. (2012, diciembre 20), Introduccin a VHDL, circuitos combinacionales
(Parte 1) [Archivo de video], Recuperado de https://youtu.be/OIj59kyR7wU
9. Fajardo, C. (2012, diciembre 21), Introduccin a VHDL, circuitos combinacionales
(Parte 2) [Archivo de video], Recuperado de https://youtu.be/dK545R-YT58
10. Fajardo, C. (2017, Julio 9), Diseo de un multiplexor en VHDL en Vivado [Archivo
de video]. Recuperado de http://youtu.be/tFykKHLwLCw?hd=1
11. Fajardo, C. (2017, julio 13), Diseo jerrquico en VHDL. [Archivo de video],
Recuperado de https://youtu.be/fiLkRDRif4Y

Otros sitios web

12. Chu, P. P. (2006). RTL Hardware Design Using VHDL : Coding for Efficiency,
Portability, and Scalability. Hoboken, N.J.: Wiley-IEEE Press (Chapter 4, pp. 69-95)).
Recuperado de:
http://bibliotecavirtual.unad.edu.co:2051/login.aspx?direct=true&db=e000xww&AN
=158127&lang=es&site=ehost-live
Anexos: Evidencias de participacion individual

Diagramas de bloques con los diseos.

Contador ascendente mdulo 45

Flip-Flop Tipo T
Un circuito detector de Flanco
 Pantallazos de las implementaciones en VHDL.

Contador ascendente mdulo 45

Flip-Flop Tipo T
Un circuito detector de Flanco
 Simulacin de cada uno de los componentes del diseo.
Contador ascendente mdulo 45
Flip-Flop Tipo T

Un circuito detector de Flanco

Descripcin en vhdl

Cristhian Collazos