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215MC Egt
215MC Egt
presentada por
Director de tesis:
Dr. Jorge Hugo Calleja Gjumlich
presentada por
Director de tesis:
Dr. Hugo Calleja Gjumlich
Jurado:
Dr. Abraham Claudio Snchez- Presidente
Dr. Carlos Aguilar Castillo - Secretario
Dr. Hugo Calleja Gjumlich - Vocal
Dr. Mario Ponce Silva - Vocal Suplente
A mis padres Jess Gonzlez Amador y Clelia Toy Villaseca, por darme la educacin y
las armas para enfrentarme a la vida, por el cario tan grande que me demuestran, porque
estoy seguro que comparten cada triunfo conmigo y en cada cada son el apoyo que quisiera
cualquier hijo, son los mejores padres que pudo darme dios, gracias por hacerme tan feliz,
este trabajo tambin es de ustedes.
A mis hermanos Dariem y Didier, por todo el apoyo que me dan, porque han sido mis
mejores amigos y por creen en m. A mi sobrina y a m cuada Nayeli. Los quiero no
olviden que siempre tendrn mi apoyo incondicional
A mis abuelitas Elfega Villaseca y Gloria Amador, por quererme tanto y por la fe que
tienen en m.
A Dana Luz Gonzlez Ojeda, por su amor, su cario, por ser la luz cuando senta que la
presin oscureca mis objetivos, por hacerme creer en el amor incondicional, porque en los
momentos difciles siempre estaba ah siendo el pilar ms slido que no me dejaba caer, por
todas las vivencias inolvidables que pasamos juntos, porque sin ti esta maestra no hubiera
sido lo grandiosa que fue. Te amo preciosa, sin duda eres la razn por la cual soy
inmensamente feliz.
Agradecimientos
A mi asesor Dr. Jorge Hugo Calleja Gjumlich, por sus consejos tan acertados durante
el desarrollo de este trabajo.
A mis revisores, Dr. Carlos Aguilar Castillo y Dr. Abraham Claudio Snchez, por los
comentarios que me ayudaron a mejorar esta investigacin.
A mis profesores: M.C. Jos Martn Ramos Lpez, Dr. Jess Aguayo Alquicira, Dr.
Mario Ponce Silva, Dr. Marco A. Oliver Salazar, Dra. Mara Cotorogea, Dr. Alejandro
Rodrguez Palacios, Dr. Jaime Arau Roffiel y Dr. Lus Gerardo Vela Valds por sus
enseanzas.
A mi to Anibal Toy y al que es como mi otro hermano Breth Toy, por su amistad, sus
consejos y su apoyo incondicional.
A mi amiga Gisela Morales Amaro, por su amistad y por alegrar muchos momentos
que pase en la maestra. Sin ti hubiera sido muy aburrido.
A la Lic. Olivia Maquinay, Ana Prez, Mayra Correa y Manuel Espaa, por la ayuda y
el trato tan amable que siempre me dieron.
Resumen
Abstract
Nowadays, the power generation with fossil fuels is the main source of pollution in the
world. Therefore, one of the most important topics for research is the generation of clean
energy. Due to its geographical location, in Mexico there is widespread availability of
resources to generate electricity from solar energy. By taking advantage of these resources
it is possible to reduce the peak demand to the utility.
A grid-connected photovoltaic system adapts the output voltage from a bank of
photovoltaic cells, so that, through a process of energy conversion, injects current to the
mains, as a cogeneration source with the grid.
This thesis presents a two-stage photovoltaic system (PVS) with minimum energy
storage in the DC link. The energy is obtained from a bank of photovoltaic cells, and a
maximum power point tracking (MPPT) algorithm is applied, in order to maximize its
performance. The voltage is boosted through an interleaved DC/DC converter (first stage).
This converter draws low-ripple current from the cells. Next, there is a link capacitor which
is part of the DC/DC converter and also is the element that stores the energy that is not
injected into the mains. The voltage on the link is maintained within previously defined
limits, using a two-level control. Finally, the sinusoidal current is injected to the grid with a
high power factor and low harmonic distortion by the inverter (second stage).
The main goal of the research was to reduce the capacitor size. The goal is achieved
through proper control of the power stages, reaching a balance between the input and
output energies.
Tabla de contenido
Lista de figuras V
Lista de tablas IX
Notacin XI
Captulo 1
Introduccin 1
1.1 Antecedentes 2
1.2 Planteamiento del problema 6
1.3 Estado del arte 7
1.3.1 Inversor conectado a red con alta fluctuacin de voltaje 8
1.3.2 Inversor sinusoidal monofsico de modo interruptor dual de tiempo 9
compartido
1.3.3 Sistema fotovoltaico basado en un convertidor Flyback, con circuito 10
reductor de rizo de corriente
1.3.4 Conclusin del estado del arte 11
1.4 Justificacin 12
1.5 Objetivos 12
1.5.1 Objetivo general 12
1.5.2 Objetivos especficos 12
I
1.6 Alcances y aportaciones 12
Captulo 2
El sistema fotovoltaico 15
Captulo 3
Diseo y Construccin del prototipo 31
Captulo 4
Desarrollo del software y programacin 55
II
4.1 Funciones que debe realizar el microcontrolador 55
4.2 Algoritmos del sistema 56
4.2.1 Algoritmo de inicializacin y encendido suave 56
4.2.2 Algoritmo de PMP 57
4.2.3 Algoritmo de control del voltaje en el capacitor de enlace 59
4.2.4 Algoritmo de proteccin por sobrecorriente en el convertidor CD/CD 60
4.3 Dificultades que se presentaron en la programacin 61
Captulo 5
Resultados de simulacin y experimentales 63
Captulo 6
Conclusiones 85
Referencias 89
III
IV
Lista de figuras
V
Figura 2.10. Voltaje en el enlace de CD con un capacitor de 100 F. 24
Figura 2.11. Voltaje en el enlace de CD con un capacitor de 1000 F 24
Figura 2.12. Espectro de corriente en el diodo del convertidor boost, C = 1000 25
F. Valor promedio = 1.62 A.
Figura 2.13. Espectro de corriente en la entrada del inversor, C = 1000 F. 26
Valor promedio = 1.36 A.
Figura 2.14. Sistema fotovoltaico representado con fuentes de corriente. 26
Figura 3.1. Convertidor CD-CD prototipo de [5]. 32
Figura 3.2. Diagrama a bloques de circuito de control para el convertidor 33
CD/CD.
Figura 3.3. Circuito esquemtico del circuito de mando para el convertidor 33
CD/CD.
Figura 3.4. Circuito esquemtico del mdulo del inversor. 34
Figura 3.5. Placa del mdulo del inversor. 35
Figura 3.6. Modelo trmico de la etapa de potencia. 36
Figura 3.7. Diagrama a bloques del acondicionamiento de seal y set point. 39
Figura 3.8. Diagrama del circuito de sincronizacin con lnea. 40
Figura 3.9. Circuito esquemtico del temporizador. 41
Figura 3.10 Circuito de control para el inversor. En el bloque A se genera la 42
seal de set point y en el B generan las seales de control.
Figura 3.11. Placa del acondicionador de seal y set point. 43
Figura 3.12. Patrn de conmutacin PWM sinusoidal. 44
Figura 3.13. Diagrama para la histresis digital. 45
Figura 3.14. Circuito de tiempo muerto y entradas de mando. 46
Figura 3.15. Circuito de proteccin y sealizacin. 47
Figura 3.16. Complemento de circuito de entradas de mando y sealizacin. 48
Figura 3.17. Placa de protecciones del sistema y tiempo muerto. 48
Figura 3.18. Diagrama a bloques de la etapa de control del SFV. 49
Figura 3.19. Circuito de control del SFV. 51
Figura 3.20. Diagrama a bloques de circuito de control para voltaje en el 52
capacitor de enlace.
Figura 3.21. Esquema de niveles de voltaje en el capacitor de enlace. 53
Figura 4.1. Diagrama de flujo de condiciones iniciales y encendido suave. 57
Figura 4.2. Diagrama de flujo para el control del punto mxima potencia. 58
Figura 4.3. Diagrama del control del voltaje en VC. 59
VI
Figura 4.4. Diagrama de flujo de proteccin por sobrecorriente. 60
Figura 5.1. Convertidor boost con celda modelada y seguidor del PMP. 64
Figura 5.2. Inversor conectado a red. 65
Figura 5.3. Sistema fotovoltaico simulado en PSIM. 66
Figura 5.4. Voltaje en el capacitor de enlace. 66
Figura 5.5. Corriente inyectada a la red. 67
Figura 5.6. Potencia del sistema fotovoltaico. 67
Figura 5.7. Corriente en la bobina IL1 (500 mA/div) y voltaje en la carga del 68
convertidor CD/CD VOCD (50 V/div) con 50 V en la entrada.
Figura 5.8. Corriente en la bobina IL1 (1 A/div) y voltaje en la carga del 69
convertidor CD/CD VOCD (100 V/div) con 85 V en la entrada.
Figura 5.9. Corriente en la bobina IL2 (2 A/div) corriente en la bobina IL1 (1 70
A/div) y voltaje en la carga del convertidor CD/CD VOCD (200
V/div) con 150 V en la entrada.
Figura 5.10. Circuito de prueba para el SFV. 71
Figura 5.11. Corriente en la bobina de salida IL (1 A/div) voltaje en la bobina de 71
salida VL (500 V/div) y voltaje en el enlace de CD VC (500 V/div)
con 120 V en la entrada.
Figura 5.12. Corriente en la bobina de salida IL (1 A/div) voltaje en la bobina de 72
salida VL (500 V/div) y voltaje en el enlace de CD VC (500 V/div)
con 130 V en la entrada.
Figura 5.13. Corriente en la bobina de salida IL (1 A/div) voltaje en la bobina de 72
salida VL (500 V/div) y voltaje en el enlace de CD VC (500 V/div)
con 150 V en la entrada.
Figura 5.14. Corriente generada IL (1 A/div), voltaje en la bobina de salida VL 73
(500 V/div) y el voltaje en el capacitor de enlace VC (500 V/div)
con 150 V en la entrada.
Figura 5.15. Circuito de pruebas con fuente de corriente. 74
Figura 5.16. Formas de onda de corriente generada IL (2 A/div) y voltaje en el 75
capacitor de enlace VC (50 V/div).
Figura 5.17. Formas de onda de corriente generada IL (2 A/div) y voltaje en el 75
capacitor de enlace VC (50 V/div) con el control trabajando de
manera ptima.
Figura 5.18. Contenido armnico de la corriente generada. 76
Figura 5.19. Formas de onda de corriente en el capacitor IC (5 A/div) y corriente 77
generada IL (5 A/div).
Figura 5.20. Contenido armnico de la corriente en el capacitor de enlace. 77
Figura 5.21. Formas de onda de la corriente generada IL (2 A/div) y voltaje en el 78
VII
capacitor de enlace VC (50 V/div) mostrando los niveles de control.
Figura 5.22. Formas de onda con acercamiento de la corriente generada IL (2 78
A/div) y voltaje en el capacitor de enlace VC (50 V/div) mostrando
los niveles de control.
Figura 5.23. Contenido armnico del voltaje en el capacitor de enlace. 79
Figura 5.24. Formas de onda de la corriente generada IL (5 A/div), voltaje en la 79
carga VO (250 V/div) y potencia consumida por la carga PO (1
kW/div).
Figura 5.25. Formas de onda de la corriente generada IL (5 A/div) y voltaje en la 80
carga VO (100 V/div) mostrando el desfasamiento entre ellas.
Figura 5.26. Tiempo muerto entre seales de conmutacin para los IGBT. 80
Figura 5.27. Seales de control (G1 y G2, G3 y G4), disparo de la proteccin por 81
sobretemperatura VST y seal producida por el inversor VSTINV.
Figura 5.28. Seales de control (G1 y G4), voltaje de sensor hall VCRS, disparo 82
de la proteccin por sobrecorriente VSC y referencia de 8 V VCOMP1.
Figura 5.29. Voltaje de lnea vlnea, voltaje del monitor de lnea Vmonitor y disparo 82
de la proteccin por ausencia de lnea Vislanding.
VIII
Lista de tablas
Tabla 5.1. Valores medidos de IL1, IL2, IL1, VOCD y POCD ante variaciones en el 70
voltaje de entrada
IX
X
Notacin
XI
G1 Seal de compuerta de interruptor 1 del inversor
G2 Seal de compuerta de interruptor 2 del inversor
G3 Seal de compuerta de interruptor 3 del inversor
G4 Seal de compuerta de interruptor 4 del inversor
GC1 Bloque de control del convertidor CD/CD
GC2 Bloque de control del convertidor CD/CA
GC3 Bloque de control para manejo del voltaje en enlace de CD
H1 Sensor de efecto Hall del convertidor CD/CD
H2 Sensor de efecto Hall del convertidor CD/CA
I Incremento
ICD Corriente de la fuente de CD
ICD-CD Corriente del convertidor CD/CD
ICP Corriente pico de salida
ID Corriente en la unin
IDavg Corriente promedio en los diodos del convertidor boost
IL Corriente generada por el sistema
IL1 Corriente en el inductor 1 del convertidor boost
IL2 Corriente en el inductor 2 del convertidor boost
IP Corriente pico de la red
IPV Corriente de la celda fotovoltaica
IQrms Corriente promedio en los interruptores del convertidor boost
ISAT Corriente de saturacin
L1 Inductor 1 del convertidor boost
L11 Inductancia del devanado primario
L2 Inductor 2 del convertidor boost
L22 Inductor del devanado secundario
Lin Bobina de convertidor boost
LO Bobina de salida
P Etapas en paralelo
Pact Potencia actual
Pant Potencia anterior
PD Potencia disipada por cada diodo
XII
Pin Potencia de entrada
PO Potencia de salida del inversor
POCD Potencia de salida del convertidor boost
pp Potencia pico de la red
Pp Potencia mxima
PQ Potencia disipada por cada IGBT
PSS Prdidas por conduccin
PSW Prdidas por conmutacin
Q1 Interruptor 1 del convertidor boost
Q2 Interruptor 2 del convertidor boost
R Resolucin
RCC Resistencia de contactos y conexiones
RF Resistencia asociada a las corrientes de fuga
RL Resistencia de carga del inversor
RO Resistencia de carga
SAC1 Interruptor 1 de CA
SAC2 Interruptor 2 de CA
SM1 Interruptor principal
SP Set point
SS1 Interruptor del circuito de aligeramiento de potencia
SW1 Interruptor 1 del inversor puente completo
SW2 Interruptor 2 del inversor puente completo
SW3 Interruptor 3 del inversor puente completo
SW4 Interruptor 4 del inversor puente completo
SW5 Interruptor del convertidor boost
T Periodo
TA Temperatura del ambiente
TC Temperatura en el encapsulado
TD Temperatura en el disipador
TJD Temperatura en la unin del diodo
TJQ Temperatura de unin en el IGBT
TJQ Temperatura en la unin del IGBT
XIII
Vb Voltaje de offset del interruptor superior del inversor
VC Voltaje del capacitor de enlace
VC_0 Nivel inferior del rizo del voltaje del capacitor de enlace
VC_max Nivel superior del rizo del voltaje del capacitor de enlace
VCC Voltaje de alimentacin
VCD Voltaje de la fuente de CD
VCE(sat) Tensin colector-emisor de saturacin
VCMAX Voltaje mximo en el capacitor de enlace
VCO Voltaje inicial en el capacitor de enlace
VCOMP1 Referencia de 8 V
VCpp Amplitud del rizo en el voltaje del capacitor enlace
VCRS Voltaje de sensor Hall
VD Voltaje en la unin
VD1 Voltaje mximo en el diodo 1 del convertidor boost
VD2 Voltaje mximo en el diodo 2 del convertidor boost
VFM Cada de tensin en sentido directo
VFVmin Voltaje mnimo de entrada para que funcione el sistema
Vin Voltaje de entrada al convertidor boost
VINF Voltaje de nivel inferior
Vislanding Disparo de la proteccin por ausencia de lnea
VL Voltaje en el inductor de salida
Vmonitor Voltaje del monitor de lnea
VOCD Voltaje en la resistencia de carga del convertidor boost
VP Voltaje pico de la red
VPV Voltaje de la celda fotovoltaica
VQ1 Voltaje mximo en el interruptor 1 del convertidor boost
VQ2 Voltaje mximo en el interruptor 2 del convertidor boost
Vs Voltaje de alimentacin para interruptor superior del inversor
VSC Disparo de la proteccin por sobrecorriente
VST Disparo de la proteccin por sobretemperatura
VSTINV Seal producida por el inversor
VSUP Voltaje de nivel superior
XIV
VT Voltaje que representa la temperatura de la celda
fs Frecuencia de conmutacin
ipv Seal de error de corriente en la celda
i11 Corriente en el devanado primario
i22 Corriente en el devanado secundario
iinv Seal de error de la corriente de salida
iinv Corriente pico del inversor
iL11 Corriente magnetizante de la L11
ilnea Corriente de salida
is Corriente en el circuito de aligeramiento de potencia
is Corriente del circuito de aligeramiento de potencia
vc Seal de error del voltaje en el enlace de CD
vboost Voltaje de CA en el convertidor boost
vinv Voltaje en el inversor
vlnea Voltaje de la red elctrica
vs Voltaje en el capacitor del circuito de aligeramiento de potencia
E Fluctuacin de energa
EC Fluctuacin de energa en el capacitor de enlace
IL1 Rizo en el inductor 1 del convertidor boost
IL2 Rizo en el inductor 2 del convertidor boost
IPV Rizo de corriente demando a las celdas fotovoltaicas
VC Rizo en el capacitor de enlace
Eficiencia
ngulo de fase entre la tensin y la corriente de salida
CS Resistencia trmica encapsulado-disipador (IGBT)
JC Resistencia trmica unin-encapsulado (IGBT)
JD Resistencia trmica unin-encapsulado (diodo)
SA Resistencia trmica disipador-ambiente
Frecuencia de la red en radianes
XV
Acrnimos
BJT Transistor de unin bipolar
CA Corriente alterna
CD Corriente directa
CENIDET Centro Nacional de Investigacin y Desarrollo Tecnolgico
CFE Comisin federal de electricidad
DSP Procesador digital de seales
ESR Resistencia serie equivalente
FV Celda Fotovoltaica
IEEE Instituto de ingenieros elctricos y electrnicos
IGBT Transistor bipolar de compuerta aislada
IIE Instituto de investigaciones elctricas
Transistor de efecto de campo
MOSFET
XVI
Captulo 1
Introduccin
A lo largo de los aos se ha generado energa elctrica con combustibles fsiles (petrleo, carbn
mineral y gas natural), los cuales son recursos finitos que, indudablemente, van a agotarse; de ah su
denominacin como "recursos no renovables". En la actualidad existen otras alternativas para
generar electricidad por medio de recursos renovables, los que se definen como formas de energa
que tienen una fuente prcticamente inagotable con respecto al tiempo de vida de un ser humano en
el planeta, y cuyo aprovechamiento es tcnicamente viable. Dentro de estos tipos de energa se
encuentran la solar, la elica (viento), la hidrulica (ros y pequeas cadas de agua), la biomasa
(materia orgnica), la geotermia (calor de las capas internas de la tierra), y la ocenica.
Los recursos renovables ofrecen la oportunidad de obtener energa para diversas aplicaciones.
Su aprovechamiento tiene menores impactos ambientales que el de las fuentes convencionales, y
ofrecen el potencial para satisfacer la totalidad de nuestras necesidades de energa, presentes y
futuras. Adems, su utilizacin contribuye a conservar los recursos energticos no renovables y
propicia el desarrollo regional.
En el caso concreto de la energa solar, la mayor parte del territorio de Mxico registra altos
niveles de insolacin durante la mayor parte del ao, equivalentes a 5 kWh/m2-da en promedio, lo
que se traduce en un alto potencial de aprovechamiento [1]. Si se toman en cuenta las regiones en las
1
que es posible la instalacin de sistemas fotovoltaicos, nuestro pas estara en la posibilidad de
repartir, en horarios de mayor demanda, el consumo de energa entre la compaa proveedora de
energa (CFE) y las diferentes plantas individuales ubicadas en las casas.
Los sistemas fotovoltaicos (SFV) tienen como funcin acondicionar la tensin de salida de un
banco de celdas, a fin de que sea compatible con los requerimientos de una aplicacin. Se clasifican
en autnomos e interconectados a la red. Los primeros se emplean principalmente en zonas rurales,
alejadas de los centros de produccin de la energa. Los segundos se utilizan como complemento al
suministro convencional, y se han convertido en una opcin muy atractiva para reducir los costos de
la energa en usuarios residenciales. En este caso, el SFV se encarga de convertir la tensin directa a
una alterna, con la amplitud y frecuencia adecuadas, independientemente de las variaciones que se
produzcan en el banco. En los ltimos aos, los sistemas fotovoltaicos conectados a la red han
tenido un profundo impacto en el ambiente comercial debido a la continua disminucin en los
costos, los avances en la electrnica de potencia, la nueva tecnologa de los semiconductores y los
incentivos favorables en un gran nmero de ciudades industrializadas.
1.1 Antecedentes
Las funciones que debe cumplir la etapa de potencia de un sistema fotovoltaico son las siguientes:
Generar una tensin alterna a partir de la directa generada por las celdas, o por un mdulo
intermedio. La forma de onda debe ser de calidad tal que sea compatible con la normalizacin
vigente, bien sea para aparatos interconectados a la red o para aplicaciones autnomas.
Contribuir a operar confiablemente a las celdas en el punto de mxima potencia (PMP), a fin de
maximizar su aprovechamiento.
A finales de los aos ochentas los SFV se basaron en inversores conmutados por lnea, con
potencias alrededor de 1 kW. Estas topologas eran robustas y baratas, pero presentaban el
inconveniente de que operaban con un factor de potencia bajo, entre 0.6 y 0.7, el cual se
compensaba con filtros especiales. Adems, estos inversores producan un contenido armnico
elevado en la corriente de salida. Como se utilizaba un solo banco de celdas y un solo inversor, a
estos sistemas se les denomin sistemas fotovoltaicos centralizados.
2
En concordancia con esta tendencia, a mediados de los noventas muchos SFV en el mercado
fueron del tipo central, conmutados por lnea, con niveles de potencia superiores a un 1kW. Estos
niveles son convenientes para SFV con bancos de celdas formados por varias hileras en paralelo,
como se muestra en la figura 1.1. Durante el desarrollo del programa Roofs, un programa de
subsidio patrocinado por el gobierno alemn, se evidenciaron las desventajas de esta tecnologa.
Estas incluan prdidas completas de generacin durante las interrupciones en la operacin de los
sistemas, debido a la mala unin de las hileras de celdas.
Fig. 1.1 Inversores de sistemas fotovoltaicos en 1994 y 2002 mostrados contra intervalos de
corriente y voltaje en CD [2].
Hoy en da la mayora de los inversores centrales estn compuestos por un inversor puente
completo, con seales de control PWM a frecuencias altas (superiores a 16 kHz), que convierten la
corriente de entrada de CD a una corriente de CA. Este concepto es bien conocido, robusto, eficiente
y de tecnologa barata que proporciona alta confiabilidad con bajo precio por Watt. Debido a la
frecuencia de conmutacin elevada, las eficiencias son menores que en los aparatos conmutados por
lnea.
Debido a las nuevas tecnologas en los semiconductores se empezaron a desarrollar nuevos
esquemas de SFV, buscando mejorar algunas caractersticas de los antiguos inversores. A
3
continuacin, se mencionan algunos conceptos para inversores utilizados en la actualidad en los
SFV.
Mdulo integrado: estos mdulos tienen niveles de potencia alrededor de 500 W (ver figura
1.1). Estn disponibles en el mercado desde mediados de los aos noventas, son simples, pequeos y
puede incrementarse la potencia instalada agregando ms mdulos en paralelo. Su intervalo de
voltaje de entrada est entre 30 y 150V, por lo que se necesita un elemento que ajuste el voltaje,
como un convertidor elevador. Sus desventajas principales son el alto precio por Watt, y el hecho de
que los mdulos no son reparables, lo que obliga a desecharlos cuando ocurre una falla.
En cadena (String): se disean para alimentarlos a partir de una sola cadena de celdas (ver
figura 1.1). Estos sistemas combinan las ventajas de los inversores centrales y de los mdulos
integrados. La conexin en serie de varios mdulos fotovoltaicos permite obtener ms de 2 kW (ver
figura 1.1). En este nivel de potencia, el intervalo de voltaje proporcionado por el arreglo
fotovoltaico est entre 150 y 450 V. Las ventajas de esta topologa son la gran cantidad de potencia
que pueden manejar, lo que disminuye el precio por Watt, y su eficiencia mayor a la de los
inversores centrales.
Multi-cadena (multi-string): El esquema ms reciente es el inversor multi-cadena, en el cual se
conectan varios convertidores CD/CD a un inversor central. Al contrario de los inversores string, los
inversores multi-cadena slo necesitan un inversor central para todas funciones de supervisin y
proteccin. Con este esquema se pretende sumar la ventaja de alto manejo de energa del inversor
string con el bajo costo del inversor central. En la actualidad, los inversores multi-cadena tienen
niveles de potencia de hasta 5 kW como se observa en la figura 1.1, aunque este lmite est dictado
ms por aspectos mercadotcnicos que por dificultades tcnicas.
Por lo que respecta al CENIDET, a partir de 1999 se han desarrollado varios trabajos en el
campo de los SFV. Estos trabajos constituyen los antecedentes directos de la presente tesis y
marcaron la pauta para la investigacin. Una caracterstica comn a estos trabajos es que estn
orientados a aplicaciones conectadas a la red elctrica, por lo que se evita el empleo de bancos de
bateras.
En [3] se desarroll un sistema fotovoltaico de una sola etapa de potencia. El objetivo principal
fue el estudio e implementacin de un inversor tipo fuente de voltaje, regulado en corriente, y con
seguimiento del punto de mxima potencia. Este inversor se utilizaba como un generador auxiliar
conectado a la red elctrica, y su funcin era proporcionar la energa necesaria para satisfacer los
4
picos de demanda que ocurren en zonas calurosas debido a la utilizacin de aparatos de aire
acondicionado. El diagrama a bloques del sistema se aprecia en la figura 1.2.
En [4] se desarroll el sistema de cogeneracin con funciones de filtro activo que se aprecia en
la figura 1.3. Como en el caso del aparato anterior, tambin estaba constituido por una etapa de
potencia nica; y se orient a inyectar potencia activa a la red elctrica para disminuir picos de
demanda mxima mediante el seguimiento del PMP, lo que permite aprovechar al mximo la
capacidad instalada del arreglo fotovoltaico. El sistema no slo inyectaba potencia activa, sino
tambin potencia reactiva y de distorsin, elevndose entonces la calidad de la red elctrica en el
punto comn de conexin, puesto que se compensaba el factor de potencia de la red.
En los desarrollos anteriores qued en evidencia una debilidad inherente al uso de una sola
5
etapa de potencia, y que consiste en la incapacidad de operar constantemente en el punto de mxima
potencia. Para que esto ocurra es necesario demandar a las celdas fotovoltaicas una corriente libre de
rizo, y un inversor demanda una corriente con un rizado al doble de la frecuencia de salida. Por lo
tanto, en [5] se presentan el diseo y la construccin de un convertidor CD/CD elevador (boost)
entrelazado de dos etapas. Sus principales caractersticas de operacin son la reduccin de rizo de
corriente que se demanda a los paneles fotovoltaicos, y la operacin en el rgimen del seguimiento
del PMP.
1) Un inversor monofsico, puente completo, con conexin a la red elctrica, regulado en corriente y
capaz de generar formas de onda de buena calidad, compatible con la normatividad vigente.
2) Un convertidor CD/CD elevador que demanda al banco de celdas fotovoltaicas una corriente libre
de rizo, y que es capaz de seguir, de manera confiable, el punto de mxima potencia.
6
en el enlace, lo que produce un incremento de la tensin en l. Para evitar aumentar excesivamente
el voltaje es comn utilizar capacitores de valores grandes, lo que lleva al empleo de capacitores
electrolticos. Es sabido que un problema con los capacitores electrolticos es que presentan una tasa
de fallas elevada, especialmente cuando operan a temperaturas altas.
Se propone entonces un esquema de dos etapas en el cual se minimice el tamao del capacitor
en el enlace de CD, evitndose, de ser posible, el empleo de capacitores electrolticos. Se prev que
esto se reflejar como una tensin variable en el enlace. Los puntos que se desea resolver son los
siguientes:
a) Cul es la variacin permitida en el enlace de CD, tomando en cuenta que el inversor debe ser
capaz, bajo cualquier condicin, de inyectar una corriente de alta calidad a la red elctrica.
b) Cmo resolver el acoplamiento entre los circuitos de mando del convertidor CD/CD y del
inversor, de manera que se garantiza que las celdas fotovoltaicas operan permanentemente en el
punto de mxima potencia.
c) Qu estrategia de control se debe utilizar para que se demande la misma energa que se genera, y
por lo tanto en el enlace se almacene el mnimo.
7
1.3.1 Inversor conectado a red con alta fluctuacin de voltaje
En [7] se presenta un SFV conectado a red, con alta fluctuacin de voltaje en el capacitor de enlace.
El diagrama a bloques se muestra en la figura 1.5. El sistema gobierna la corriente que se extrae de
las celdas fotovoltaicas, de manera que es posible operar en el PMP. En un diseo convencional, el
capacitor debera ser lo suficientemente grande para que la corriente demandada por el inversor no
produzca en el enlace una fluctuacin del voltaje mayor al 5%. En el diseo que se presenta se
permite una fluctuacin del 25% del voltaje del enlace. Esto permite disminuir el tamao del
capacitor, lo cual redunda en un incremento de la densidad de potencia.
El control del convertidor CD-CD permite regular la corriente de entrada, iPV, a un valor
deseado. El control del inversor est diseado para mantener el voltaje promedio en el enlace igual a
un voltaje nominal de enlace VC. Se plantea entonces una solucin para manejar el efecto sobre el
voltaje VC mediante el bloque de retroalimentacin. La tensin vc se regula por medio del control
del convertidor CD-CA; por lo tanto, puede emularse como una fuente independiente vista desde el
controlador del convertidor CD-CD.
La frecuencia de conmutacin del inversor es de 20kHz, por lo que el lazo de corriente se disea
para tener un ancho de banda de 2 kHz. El lazo de voltaje debera disearse para regular el voltaje
promedio del enlace. Debido a que el rizo de voltaje en el enlace estar a 120Hz, el lazo de control
del voltaje debera tener un ancho de banda de 12Hz o menos, para que la salida del controlador no
tenga una componente a 120Hz significativa.
8
1.3.2 Inversor sinusoidal monofsico de modo interruptor dual de tiempo compartido
En [8] se propone el prototipo que se muestra en la figura 1.6, el cual logra alta eficiencia en la
conversin de la energa mantenindose los requerimientos de potencia. Adems, la capacitancia del
condensador del acoplamiento de CD, entre la primera y la segunda etapas, puede reducirse en gran
medida.
9
1000 veces con respecto al condensador electroltico de CD convencional. El condensador de
pelcula es de tamao pequeo, tiene bajas prdidas, alta confiabilidad y largo tiempo de vida.
Fig. 1.7. Principio de operacin de inversor monofsico sinusoidal modulado modo-dual de tiempo-
compartido con convertidor Boost.
10
un recuadro con lneas punteadas, llamado circuito de aligeramiento de potencia. La estrategia
bsica del circuito de aligeramiento de potencia es que la potencia pulsante sobre el bus de CD se
convierte en un voltaje pulsante en el capacitor Cs.
La figura 1.9 muestra la relacin entre el voltaje pulsante vs y el capacitor Cs. Como se puede
apreciar, cuando la amplitud del voltaje aumenta la capacitancia disminuye, ya que se tiene un
decremento en el voltaje pulsante presente en Cs. El capacitor Cs, necesario para una reduccin en el
voltaje pulsante sobre el bus de CD, puede disminuirse al 1% o 0.5% del que se usa en el mtodo
convencional. En la referencia [9] se analiza detalladamente el mtodo de control para sincronizar la
operacin del inversor flyback con la operacin de reduccin del rizo sobre el circuito de
aligeramiento de potencia. Debe notarse que este convertidor est planeado para aplicaciones
integradas las que, por definicin, son de potencias limitadas.
11
funcionamiento adecuado del sistema. Adems, podra llevar a un control ms sencillo del voltaje en
el enlace.
1.4 Justificacin
Esta tesis es de importancia debido a que es continuacin de otros trabajos de investigacin
realizados en el CENIDET en torno a sistemas fotovoltaicos. La meta final en esta lnea de trabajo
es la integracin de un sistema fotovoltaico de altas prestaciones.
1.5 Objetivos
1.5.1 Objetivo general
Desarrollar un sistema fotovoltaico de dos etapas, con mnimo almacenamiento de energa en el
enlace de CD.
12
Las aportaciones de este trabajo servirn para implementar un SFV conectado a red y conseguir
que siempre se trabaje adecuadamente, an cuando la temperatura e irradiacin solar presenten
cambios. Adems, se disminuir el almacenamiento de energa en el bus de CD, lo cual provocar
una disminucin en el capacitor de enlace y, por consiguiente, disminuir el riesgo a fallas debidas
al condensador.
13
14
Captulo 2
El sistema fotovoltaico
15
mediante un control adecuado de las etapas. Por ltimo, el inversor debe generar una corriente
sinusoidal inyectndola a la red con un alto factor de potencia y baja distorsin armnica.
Una caracterstica de las celdas es que la potencia que se puede obtener de ellas depende de la
temperatura, de la carga, y del nivel de irradiacin incidente. Adems, la magnitud del voltaje que
proporciona una celda es pequea, aproximadamente 1 V de corriente directa, por lo que se conectan
en bancos cuando se necesita un voltaje ms alto.
16
2.1.2 Caractersticas elctricas de la celda
Una celda fotovoltaica tiene un comportamiento no lineal. La caracterstica voltaje-corriente de la
que se utiliz se muestra en la figura 2.2. La celda se emula en PSIM, con la finalidad de tener una
idea del comportamiento que tendr el sistema que se disee.
El trmino ICD es la corriente de corto circuito de la celda, RF es la resistencia asociada con las
corrientes de fuga y RCC es la resistencia de los contactos y conexiones. La celda, en su estructura
interna, tiene una unin de un material semiconductor tipo P con uno tipo N, lo cual hace posible
que dicha unin pueda representarse por un diodo, cuya corriente se calcula con la ecuacin 2.1.
17
VD
I D = I SAT e nVT 1 (2.1)
[
I D = I SAT e (VD ) 1 ] (2.3)
Para representar la unin PN, se utiliza una funcin i=f(v) que emula a una resistencia no lineal
y que se calcula como sigue:
ID
I SAT = (VD ) = 1.107 x10 86 A (2.4)
e 1
donde se usaron los siguientes valores: ID = 8 A y VD = 200V.
18
En la representacin de la celda fotovoltaica se toma un mdulo de varias celdas en serie. El
circuito que se utiliza como modelo de la celda es el de la figura 2.4, al cual se le agrega una carga
para obtener las formas de onda de corriente y potencia [10]. En la figura 2.5 se presenta la
caracterstica voltaje-corriente, y en la figura 2.6 la relacin voltaje-potencia de salida, obtenidas por
simulacin utilizando PSIM.
10
7
Corriente (A)
0
0 50 100 150 200
Voltaje (v)
2000
1800
1600
1400
Potencia (W)
1200
1000
800
600
400
200
0
0 50 100 150 200
Voltaje (v)
19
En la figura 2.6 se observa que la potencia entregada por la celda tiene un punto mximo de
operacin, el cual se pretende explotar mediante un algoritmo de bsqueda del punto de mxima
potencia (PMP). Dicho algoritmo se detallar en secciones posteriores.
20
Tabla 2.1. Especificaciones de para la construccin del convertidor CD/CD.
Parmetro Valor
PO
ICD
VCD VOCD
Figura 2.7. Topologa con dos convertidores tipo boost entrelazado (interleaved)
21
El convertidor CD/CA se encarga de producir una corriente sinusoidal que se inyecta a la red.
Esto lo hace mediante la conmutacin controlada de los interruptores de potencia (IGBTs).
Los inversores con regulacin en corriente son ampliamente utilizados en aplicaciones para
SFV. Existen varias tcnicas de regulacin en corriente, las que se basan en un control de lazo
cerrado que manda las seales de conmutacin a los interruptores, de manera que la corriente de
salida del inversor siga a una seal sinusoidal de referencia. Esta seal de referencia se toma
directamente de la red elctrica, por lo que el ngulo de desplazamiento entre la corriente generada y
la tensin de lnea es cero.
La frecuencia de conmutacin (fSW) es un parmetro de entrada en el control de corriente, en
este caso como se trata de un control por histresis, dicha frecuencia es variable, y la frecuencia
mxima estar definida por la misma banda de histresis. La implementacin de este mtodo es muy
sencillo y cuenta con una buena respuesta dinmica, la sincrona con la lnea se obtiene de forma
automtica al tomar la seal de referencia directamente de la lnea (vca).
Actualmente, el uso de componentes integrados est llevando a tener una disminucin en las
prdidas debido a la cercana de las conexiones entre los interruptores, con esto se reducen los
parsitos inductivos y los transitorios de tensin. Por tal razn, en este trabajo se plantea la
utilizacin de un mdulo de IGBTs, que es de manejo e interconexin sencillos.
Por otra parte, el control del convertidor CD/CA debe de desempear diversas funciones para su
buen funcionamiento:
Proporcionar una seal de control PWM para el control de cada interruptor.
22
Generar un tiempo muerto para que dos interruptores de una misma rama no estn
encendidos al mismo tiempo.
Sincronizar la corriente de salida con la tensin de la lnea para tener un factor de potencia
unitario.
Desactivar las seales de control cuando se produzca una falla.
En trminos generales, la corriente de salida del convertidor CD/CA no es una sinusoide
perfecta. Por lo tanto, se necesita colocar un filtro que atene los armnicos inherentes generados
por el patrn PWM [3]. Por otra parte, este filtro tambin debe representar la menor atenuacin
posible a la frecuencia fundamental, para obtener finalmente una seal con una THD menor al 3%
segn especificaciones de las siguientes normas de la IEEE: 1547, 929, 519 [14] [15] [16].
En las figuras 2.10 y 2.11, se tiene el voltaje del enlace utilizando una capacitancia de 100 F y
1000 F, respectivamente. En stas se nota como la componente de CA va disminuyendo conforme
aumenta la capacitancia, esto lleva a un decremento en el voltaje en el enlace. Esto se debe a que la
23
energa que se transmite en el enlace es la misma, por lo que la disminucin en la capacitancia tiene
que ser reflejada en el voltaje del enlace y viceversa; no importando el valor de capacitor que se
coloque en el enlace.
24
La figura 2.12 muestra el espectro en frecuencia de la corriente en el diodo del convertidor
boost sin tomar en cuenta los armnicos en alta frecuencia, debido a las conmutaciones; se tiene un
valor promedio de 1.62 A. Cuando se utiliza un capacitor de 1000 F, se observa que no hay ningn
armnico presente ms que el fundamental, ya que se trata prcticamente de un nivel de CD.
25
Figura 2.13. Espectro de corriente en la entrada del inversor, C = 1000 F.
Valor promedio = 1.36 A.
Para el anlisis del almacenamiento de energa se parte del circuito de la figura 2.14, en el cual
se representan las dos etapas del sistema con fuentes de corriente. El anlisis parte de la ley de
corrientes de Kirchoff y se sustituye en la ecuacin de voltaje en el capacitor.
CD / CD CD / CA
IC
+
I CD VC iL = iinv sent
-
dvc (t )
iC (t ) = C (2.6)
dt
26
dvC (t ) =
1
C
(
I CD - iinv sent dt ) (2.7)
1 iinv
vC (t ) = I CD t + cos t + Vx (2.8)
C
Una vez que ya se tiene la integral de vC(t), se evala la ecuacin 2.8 con respecto a cero y se
determina Vx, que es la constante de integracin. Esto debido a que se sabe que en t = 0, vC(t) es
igual al voltaje inicial en el capacitor (VCO).
1 iinv
vC (0) = I CD (0) + cos (0) + Vx = VCO (2.9)
C
iinv
Vx = VCO (2.10)
C
1 iinv iinv
vC (t ) = I
CD t + cos t +
CO
V (2.11)
C C
Por otro lado, se evala la ecuacin 2.11 para medio periodo de ciclo y se iguala con la
ecuacin 2.12, para poder obtener una ecuacin que relacione iinv e I CD .
En rgimen permanente,
vC (t ) t =0 = vC (t ) t = (2.13)
I
iinv = CD (2.14)
2
Sustituyendo el valor de la ecuacin 2.14 en la 2.11 y sabiendo que ICD = Pmax/VCO el voltaje en
27
capacitor de enlace queda:
1 I I I I CD
vC (t ) = I CD t + CD cos t + VCO CD = CD t + 2 cos t + VCO 2C (2.15)
C 2 2C C
Pmax Pmax
vC (t ) = t + 2 cos t + VCO 2C V (2.16)
CVCO CO
Para que el sistema entregue potencia en todo momento, el voltaje del enlace deber ser mayor o
igual al voltaje de lnea. Como se puede observar en la figura 2.15, el nivel crtico del sistema para
entregar potencia se localiza en t = 3/4. Para asegurar la premisa anterior es necesario que se
cumpla con la siguiente condicin:
3
vC ( t ) t = 3 vlinea sen (2.17)
4 4 t = 3
4
Pmax 3 3 Pmax
vC ( t ) t = 3 + cos + V (2.18)
4 2 2CVCO
CO
4 CVCO 4
Sustituyendo la ecuacin 2.18 en la 2.17 y resolviendo, se obtiene una ecuacin que relaciona
VCO con C quedando de la siguiente forma:
28
Pmax 3 3 Pmax 3
4 + 2 cos 4 + VCO 2C V vlinea sen (2.19)
CVCOmin COmin 4
3 P 3 3
VCOmin vlinea sen max + cos (2.20)
4 CVCOmin 4 2 4 2
3 Pmax 1 3
VCOmin vlinea sen 2 + cos 4 (2.21)
4 2C VCOmin
vlinea Pmax 1 1
VCOmin + (2.22)
2 2C VCOmin 2 2
Utilizando la ecuacin 2.16 se calcula el valor mnimo de vC(t) que se localiza en t = 3/4,
quedando la siguiente ecuacin:
vC ( t )min = vC ( t ) t = 3 (2.23)
4
Pmax 1 1
vC ( t )min = + + VCOmin (2.24)
2C VCOmin 2 2
vC ( t )max = vC ( t ) t = (2.25)
4
Pmax 1 1
vC ( t )max = + VCOmin (2.26)
2C VCOmin 2 2
Pmax 2
vC ( t ) = 1 (2.28)
2CVCOmin 2
29
Para calcular el valor del capacitor se despeja C de la ecuacin 2.16, resolviendo se tiene:
C=
Pmax ( 2 2 ) (2.29)
(
4VCOmin vlinea VCOmin 2 )
Sustituyendo las ecuaciones 2.29 y 2.34 en la 2.26, se obtiene el mnimo voltaje inicial
necesario para inyectar potencia a la lnea en todo momento.
Pmax 1 1
VCOmin = vC ( t )max (2.35)
2C VCOmin 2 2
Pmax 1 1
3VCOmin VCOmin = 0 (2.36)
2CVCOmin 2 2
VCOmin =
) (
vlinea 2 2
(2.36)
( 2 2 2 ) + ( 3 1)( 2 2 2 )
30
Captulo 3
31
usadas para el convertidor boost. Por lo tanto, el valor de los inductores se determina como:
L1,2 =
(VCD )( D ) = (130V )( 0.434 )
(3.3)
( I L1,L2 ) ( f s ) ( 210mA)( 75kHz )
Etapa de
potencia
Etapa de
control
La corriente promedio a travs de cada diodo se reduce por las etapas en paralelo,
tenindose:
32
I 8.09 A
I Davg = CD (1 D) = 2 (1 0.434) = 2.28 A (3.6)
P
La corriente eficaz a travs de los interruptores se calcula con:
I 5 D 8.09 A 5 0.434
I Qrms = CD = = 4.32 A (3.7)
P 4 2 4
POTENCIOMETRO
DIGITAL 1
PWM
1
-5V
1 16
0.1F
3
14 13 100F
+5V 4 2
0.1F 15
+15V
DS12670-50
11 UC3824N 0.1F 10F
11
2 5 RST1
100K
6
CLK
3 14 INTCD_1
7 8 6
DQ
7 11
10 INTCD_2
10nF
9 10 12
Figura 3.3. Circuito esquemtico del circuito de mando para el convertidor CD/CD.
33
En la figura 3.3 se presenta el circuito esquemtico del circuito de mando para el convertidor
CD/CD, que es complemento del circuito de la figura 3.18.
INTERRUP. 2
CAP.NEG.
FUENTE3
FUENTE1
CAP.POS.
FUENTE2
PTEMP
GND
34
se incluyen los capacitores mencionados debido a que el fabricante no proporciona las
especificaciones necesarias para el clculo. Se utilizan entonces fuentes independientes para cada
interruptor superior [20].
En el circuito esquemtico se nota un diodo zener conectado entre tierra y la terminal 21 del
mdulo; este diodo se utiliza para limitar el voltaje de salida de la proteccin por
sobretemperatura, a un nivel que pueda manejar el circuito de protecciones.
35
potencia disipada en cada IGBT es la misma y que en cada diodo tambin lo es; se tiene lo
siguiente:
TJQ = PQ JCQ + 4 ( PQ + PD ) ( CS + SA ) + TA (3.8)
36
donde:
TJQ = Temperatura de unin en el IGBT
JCQ = Resistencia trmica unin-encapsulado (IGBT)
JCD = Resistencia trmica unin-encapsulado (diodo)
CS = Resistencia trmica encapsulado-disipador (IGBT)
SA = Resistencia trmica disipador-ambiente
PQ = Potencia disipada por cada IGBT
PD = Potencia disipada por cada diodo
Las variables se pueden obtener de las hojas de especificaciones de los componentes
utilizados, excepto para la potencia disipada por los IGBTs y los diodos.
donde:
ICP = Corriente pico de salida.
VCE(sat) = Tensin colector-emisor de saturacin.
D = Ciclo de trabajo de la seal PWM.
= ngulo de fase entre la tensin y la corriente de salida.
ESW(ON) = Energa de conmutacin de encendido del IGBT por el pulso de la corriente pico
ICP.
ESW(OFF) = Energa de conmutacin de apagado del IGBT por el pulso de la corriente pico
ICP.
37
PD = I CPVFM [(1 cos )D ] (3.13)
donde:
VFM = Cada de tensin en sentido directo
Considerando que la corriente mxima generada por el inversor es de 8 amperes RMS, la
corriente pico es:
I CP = 8 2 = 11.31 A (3.14)
En [20] se encuentran los parmetros necesarios para el clculo de la resistencia trmica, los
cuales se listan en la tabla 3.1.
Tabla 3.1. Parmetros para el clculo de la resistencia trmica
Parmetro Valor
VCE(sat) 1.6 V
VFM 2V
ESW(ON) 315 J
ESW(OFF) 150 J
La corriente promedio en el inversor es cero. Para el caso de los patrones PWM sinusoidal
utilizados, el ciclo de trabajo promedio de cada interruptor es D = 0.5 y la frecuencia que se
utiliza para el clculo es la mxima permitida por el mdulo (20kHZ). La corriente generada
tiene un desfasamiento inductivo con respecto al voltaje de salida del inversor, con lo cual se
supone que el cos = 0.9.
Los valores de las resistencias trmicas de los dispositivos del mdulo seleccionado son:
JC = 2.2 C/W
JD = 5 C/W
CS = 0.1 C/W
Sustituyendo las ecuaciones 3.3, 3.4, 3.5 y 3.6, se obtienen las prdidas en los dispositivos.
38
En la tabla 3.2 se presentan los valores calculados.
Tabla 3.2. Prdidas en los dispositivos.
Parmetro Valores
PSS 8.14 W
PSW 9.3 W
PQ 17.44 W
PD 2.26 W
39
3.2.2.1 Acondicionamiento de la seal y set point
En un sistema sincronizado con la lnea se logra obtener el aprovechamiento total de la potencia
generada por el sistema fotovoltaico. En la figura 3.8 se observa el diagrama a bloques del
circuito con el que se logra esta funcin, es importante resaltar este esquema porque se muestra
como se obtiene el set point para el comparador de histresis. El circuito utiliza un transformador
para reducir el voltaje a los niveles de VCC del circuito de control. Posteriormente, se coloca un
filtro pasa-bajas, cuya funcin es obtener slo la componente fundamental de la tensin de lnea.
El filtro se disea usando el circuito integrado MF4CN-50. Este es un filtro de capacitores
conmutados Butterworth de 4 orden, el cual requiere, para su funcionamiento, una seal de reloj.
Se selecciona un filtro de 4 orden debido a la presencia de un 3 y 5 armnicos en la tensin de
lnea.
Se propone una frecuencia de corte para el filtro de 100 Hz. La seal de reloj se obtiene a
partir de un circuito temporizador integrado 555, mostrado en la figura 3.9. Segn la hoja de
especificaciones del filtro, la frecuencia de corte es 1/100 de la frecuencia de reloj [21], [22]. Por
lo tanto, el temporizador generar un tren de pulsos a una frecuencia de 10 kHz.
40
+5V
0.1F
4 8
10K
7
555 3
555
2
2.2K
6
0.022F 1 5
0.01F
La funcin de transferencia del filtro tomando una Q = 0.54, se muestra en la ecuacin 3.15
[23].
1
T4 = (3.15)
s + 2.6131259 s + 3.4142136 s 2 + 2.6131259 s + 1
4 3
41
42
Figura 3.10. Circuito de control para el inversor. En el bloque A se
genera la seal de set point y en el B generan las seales de control.
Figura 3.11. Placa del acondicionador de seal y set point.
43
Figura 3.12. Patrn de conmutacin PWM sinusoidal.
44
la salida del comparador no es simtrica, ocurre un desplazamiento de la banda de histresis, y
que se refleja como una asimetra de las conmutaciones con respecto al cruce por cero.
As pues, en un comparador en el cual se tiene una salida con niveles lgicos estndar se
produce una asimetra cuando la red est referida a la salida. Una manera de resolver el problema
consiste en utilizar la terminal de deshabilitacin del dispositivo, agregndose una red de
histresis digital. Esta red tiene como funcin inhibir la operacin del comparador
inmediatamente despus de que produce la conmutacin. Dado que los transitorios que se
producen en la etapa de potencia son los responsables del ruido que se presenta en las entradas
del comparador, la inhibicin durar el tiempo necesario para que transcurra dicho transitorio. En
la figura 3.13 se muestra el esquema utiliza para la histresis digital [26].
45
del circuito de tiempo muerto. sta ocasiona una alteracin en el contenido armnico y, por
consecuencia, el porcentaje de la distorsin armnica total se ve afectado.
46
diodo zener para limitar el voltaje a 3.3 V.
La proteccin de aislamiento (islanding) de lnea se instala debido a que el SFV es un
sistema conectado a la red; por lo tanto, es un generador de energa y puede provocar situaciones
peligrosas. Por ejemplo, cuando se le de mantenimiento a la lnea elctrica, podra ser peligroso
para los trabajadores de la compaa de electricidad que el SFV siguiera funcionando.
47
Figura 3.16. Complemento de circuito de entradas de mando y sealizacin.
48
Figura 3.18. Diagrama a bloques de la etapa de control del SFV.
49
Por otra parte, para obtener la potencia mxima entregada por las celdas se coloca un sensor
de voltaje y uno de corriente a la entrada del sistema, para despus multiplicar las salidas y as
obtener un voltaje proporcional a la potencia que se est generando. A continuacin se pasa por
una etapa en la que se convierte el voltaje en frecuencia, de manera que el ancho del pulso que se
genere es proporcional a la potencia entregada por las celdas. Esta frecuencia se detecta mediante
el contador del microcontrolador para llevar a cabo la funcin de seguimiento del punto de
mxima potencia. Estas funciones se detallan a continuacin en el circuito de la figura 3.19.
En el bloque X de la figura 3.19, se tiene una etapa de sensado en la cual se toma una
muestra de la corriente que entra a las bobinas del convertidor CD/CD, mediante un sensor de
efecto Hall (LA55-P), el cual genera 1V por cada 3A que circulan a travs de l. Adems, se
registra el voltaje de las celdas con un divisor resistivo que lo adapta a los niveles del circuito de
control. Las dos seales obtenidas ingresan a un multiplicador (AD633J), con lo que se tiene un
nivel de potencia representado por un voltaje que se enva a un convertidor de voltaje a
frecuencia (AD7740KRM), que proporciona pulsos al contador del microcontrolador y se busque
el punto de mxima potencia con el algoritmo perturbar y observar. La frecuencia de reloj
(fCLKIN ) que se utiliza es de 1 MHz. Por lo tanto, se generan 148.5 pulsos por cada Watt/seg que
producen las celdas fotovoltaicas. La funcin de transferencia del multiplicador se muestra en la
ecuacin 3.16 [27].
VMULT =
(VSIPV )(VSVPV ) + Z (3.16)
10V
La ecuacin 3.17 muestra la funcin de transferencia del convertidor de voltaje a frecuencia.
La mxima frecuencia se obtiene al 90% de la frecuencia del reloj, y la mnima al 10% [28].
V
FPOT = 0.1 f CLKIN + 0.8 IN fCLKIN (3.17)
VREF
El circuito de control del sistema maneja las seales de disparo de los interruptores del
convertidor CD/CD; como lo hace el control del convertidor en [5]. Adems, se hace cargo de
manejar el voltaje en el capacitor de enlace mediante dos comparadores (AD790): uno llamado
comparador A, que sirve como nivel superior del algoritmo del control del voltaje en el capacitor;
y otro llamado comparador B, que sirve para detectar el nivel inferior. Tambin, controla el
potencimetro digital que determina el set point del inversor (bloque Y de la figura 3.19).
50
Figura 3.19. Circuito de
control del SFV.
51
En el bloque Y tambin se muestra el filtro pasabajas de 5 orden (MAX280) para obtener el
voltaje promedio del capacitor, el cual sirve para obtener la componente fundamental de dicho
voltaje. Adicionalmente, el control cuenta con dos comparadores: uno que sirve para detectar que
el nivel del voltaje en las celdas fotovoltaicas sea superior a 130V, que es utilizado en el
algoritmo de inicializacin y encendido suave; y otro que sirve para proteger al convertidor
CD/CD de una sobrecorriente. Los dos comparadores mencionados cuentan con sealizacin de
leds.
Se parte del 0 lgico que tienen el comparador A y B a la salida (t0), en este momento se
disminuyen posiciones en el potencimetro digital hasta que se tiene un 1 lgico en el
comparador B (t1). Lo cual quiere decir que el voltaje en el capacitor es mayor al voltaje de
52
referencia superior VSUP y se necesita que el inversor demande ms corriente. Por lo tanto, el
dsPIC manda a aumentar posiciones al potenciometro digital del inversor. Este proceso se lleva a
cabo hasta que exista una disminucin tal que el voltaje del enlace llegue al nivel inferior VINF
(t3).
53
hasta que el voltaje en el capacitor es igual al voltaje de referencia superior. El estado t2 no es
utilizado para el control, debido a que est al mismo nivel de t1 y no representa un cambio en el
voltaje. Los niveles lgicos de los comparadores se pueden ver ms claros en la figura 3.21.
54
Captulo 4
En este captulo se presentan los algoritmos que se desarrollaron para el control del sistema y
los diagramas de flujo que se grabaron en el dsPIC. Tambin se mencionan las principales
dificultades que se tuvieron en la programacin. La lista completa del programa se encuentra en
el anexo A.
55
necesario incrementar o decrementar la corriente generada para ejercer el control sobre dicho
voltaje.
5. Controlar las interrupciones por software, ya sea por sobrecorriente, sobretemperatura o
desconexin de la red.
Debido a que el microcontrolador tiene que realizar varias funciones al mismo tiempo, se
decidi emplear un dsPIC, que es un microcontrolador de 16 bits al cual se le aadieron las
principales capacidades de los DSP. Se caracteriza por la rapidez en la ejecucin de tareas, y la
facilidad con la que se pueden realizar operaciones matemticas. [24]
56
Espera y revisa
botn de
encendido
Verifica VFVmin
Encendido
57
Como se mencion en el captulo 3, para provocar los cambios en la potencia de salida, se
utiliza un potencimetro digital (DS1267-50) manejado por el dsPIC30F3013. La constante R en
el diagrama de flujo corresponde a los incrementos en magnitud de la corriente, los cuales
dependen de la resolucin con la que cuenta el potencimetro digital, para este caso son 256
posiciones.
Figura 4.2. Diagrama de flujo para el control del punto mxima potencia
58
se alcanza esta condicin, la corriente se decrementa sucesivamente hasta que llega al punto en
que, cuando existe un decremento en la corriente, tambin la potencia disminuye. En este
momento, para que no exista un decremento de potencia se aumenta la corriente y de esta forma
la potencia vuelve a aumentar.
59
Si se llega al lmite de las posiciones del potencimetro, ya sea en el nivel inferior o el
superior, el algoritmo interpreta que se est generando la menor o mayor corriente posible,
respectivamente. Por lo tanto, cuando llega a esta situacin el control queda detenido hasta que se
tenga un cambio en la carga.
60
En la figura 4.4 se presenta el diagrama de flujo de proteccin por sobrecorriente. Se utiliza
una de las interrupciones externas del dsPIC para disparar la proteccin para que,
independientemente del punto en que se encuentre el programa principal, se atienda a la falla.
61
En el dispositivo utilizado (dsPIC30F3013) el puerto que tiene ms pines de entrada/salida es
el PORTB. Por lo tanto, es muy importante que ste se encuentre disponible como puerto de
propsito general.
Solucin:
Para utilizar los pines del PORTB como entradas/salidas digitales, los bits correspondientes al
registro ADPCFG deben tener un 1 lgico, incluso si el mdulo conversor analgico/digital se
encuentra deshabilitado.
62
Captulo 5
Resultados de simulacin y
experimentales
63
5.1 Pruebas del SFV en el simulador PSIM
El SFV se simul en PSIM para tener una idea del comportamiento ante una disminucin en
la capacitancia de enlace, con lo cual se emul el comportamiento de algunos elementos. Por
ejemplo, la celda fotovoltaica se emul con el circuito descrito en el captulo 2.
En la figura 5.1 se muestra el convertidor boost que es alimentado con la celda fotovoltaica
modelada, la cual tiene el seguidor de potencia mxima que est en el recuadro punteado.
Figura 5.1. Convertidor boost con celda modelada y seguidor del PMP.
64
comparador de histresis, y no toma en consideracin las variaciones de temperatura ambiente
[10].
Como se mencion, el inversor es parte de la segunda etapa del sistema fotovoltaico, se
simul en PSIM y se controla en corriente mediante un comparador de histresis. Se obtuvo una
forma de onda sinusoidal inyectada a la lnea.
65
Figura 5.3. Sistema fotovoltaico simulado en PSIM.
66
generada y el voltaje de lnea son sinusoidales y su fase es dos veces la de la lnea.
Las pruebas que se realizaron en PSIM fueron en lazo cerrado, las seales de control son
generadas mediante una muestra de la corriente de salida comparada con un set point. En la
figura 5.3 se observa que se toma una muestra de la corriente generada para el control de
histresis de dos niveles, con lo cual se genera un PWM sinusoidal que genera las conmutaciones
de los interruptores.
67
5.2 Pruebas al convertidor CD/CD
En la figura 5.7 se muestra la corriente en la bobina del convertidor CD/CD IL1 y el voltaje en la
resistencia de carga VOCD. Se puede notar que el rizo es apenas de 130 mA debido a la topologa
interleaved utilizada. Adems, se demanda un rizo pequeo a las celdas fotovoltaicas emuladas
por una fuente de alimentacin.
Debido a que la conmutacin en los interruptores del convertidor es dura, se presentan picos
en la corriente de los inductores, los cuales provocan tambin picos en el voltaje de la resistencia
de carga.
IL1
VOCD
Figura 5.7. Corriente en la bobina IL1 (500 mA/div) y voltaje en la carga del convertidor CD/CD
VOCD (50 V/div) con 50 V en la entrada.
- Voltaje de entrada: 50 V
- Resistencia de carga: 68
- Capacitor de salida: 20F
- Ciclo de trabajo: 0.5
68
Para comprobar el correcto funcionamiento del convertidor se hicieron ms pruebas a
diferentes voltajes para observar el desempeo a voltajes de entrada mayores. En la figura 5.8 se
muestran las formas de onda con un voltaje de entrada VIN de 85 V y en la figura 5.9 con uno de
150 V. Adems, en la figura 5.9 se muestra la corriente en las dos bobinas, se puede notar que la
corriente en una de ellas es mayor.
Se coloc un control diferente al utilizado por Israel Uribe. El nuevo control consta de un
circuito integrado UC3824N gobernado por el nivel que proporciona un potencimetro digital
DS1267. Con este circuito se generan dos salidas PWM desfasadas 180. El inconveniente para
esta aplicacin es que el UC3824N incluye un tiempo muerto entre las dos seales que genera.
Por esta razn se tuvo que utilizar slo una salida, la cual se modific mediante un arreglo de
compuertas. Con dicho circuito se utiliza una compuerta ms para una de las seales, lo que hace
que los ciclos de trabajo no sean exactamente iguales, provocando que las corrientes tampoco lo
sean.
IL1
VOCD
Figura 5.8. Corriente en la bobina IL1 (1 A/div) y voltaje en la carga del convertidor CD/CD
VOCD (100 V/div) con 85 V en la entrada.
Mediante las pruebas realizadas al convertidor CD/CD, se concluye que es capaz de alcanzar
las especificaciones de potencia para las que se dise. En la tabla 5.1 se presenta el informe de
resultados obtenidos en corriente de las bobinas, voltaje en la carga y potencia consumida por la
carga, ante variaciones en el voltaje de entrada.
69
IL2
IL1
VOCD
Figura 5.9. Corriente en la bobina IL2 (2 A/div) corriente en la bobina IL1 (1 A/div) y voltaje en la
carga del convertidor CD/CD VOCD (200 V/div) con 150 V en la entrada.
Tabla 5.1. Valores medidos de IL1, IL2, IL1, VOCD y POCD ante variaciones en el voltaje de
entrada.
70
carga del inductor de salida. Los parmetros quedan de la siguiente manera:
- Inductor de salida: 9.3 mH (Lout)
- Resistencia del inductor de salida: 2
- Capacitor de enlace: 20 F (C)
- Corriente generada: 600 mA (IL)
IL
VL
VC
Figura 5.11. Corriente en la bobina de salida IL (1 A/div) voltaje en la bobina de salida VL (500
V/div) y voltaje en el enlace de CD VC (500 V/div) con 120 V en la entrada.
71
La figura 5.11 muestra la corriente generada por el sistema IL, el voltaje en el enlace VC y el
voltaje en el filtro inductivo a la salida del sistema VL. El voltaje a la entrada es de 120 V. Se
observa que la corriente generada es de 600 mA. Por tal razn, el rizo provocado por el ciclo de
histresis se ve muy elevado en la forma de onda.
IL
VL
VC
Figura 5.12. Corriente en la bobina de salida IL (1 A/div) voltaje en la bobina de salida VL (500
V/div) y voltaje en el enlace de CD VC (500 V/div) con 130 V en la entrada.
IL
VL
VC
Figura 5.13. Corriente en la bobina de salida IL (1 A/div) voltaje en la bobina de salida VL (500
V/div) y voltaje en el enlace de CD VC (500 V/div) con 150 V en la entrada.
En la figura 5.12 y 5.13 se tienen una vez ms la corriente generada IL, el voltaje en el enlace
72
VC y el voltaje en el filtro inductivo a la salida del sistema VL; pero ahora con una variacin en el
voltaje de entrada de 130 V y 150 V, respectivamente.
En la figura 5.14 se observa la corriente generada IL, el voltaje en el inductor de salida VL y el
voltaje en el capacitor de enlace VC, con un voltaje a la entrada de 150 V. Esto tiene como meta
mostrar que si la corriente generada es mayor que la que se genera el convertidor CD/CD, el
voltaje en el capacitor de enlace disminuye. Por lo tanto, si se controla el voltaje en el capacitor
de enlace por medio de la corriente generada, es posible disminuir el valor de la capacitancia. Las
condiciones a las que fueron hechas las pruebas son:
- Inductor de salida: 9.3 mH (LO)
- Resistencia del inductor de salida: 2 (RL)
- Capacitor de enlace: 20 F (C)
- Corriente generada: 730 mA (IL)
Es importante mencionar que las pruebas se hicieron slo con una carga inductiva, debido
a que, por problemas de ruido electromagntico, no se logr generar una potencia considerable,
ya que el sistema entraba en inestabilidad cuando se intentaba demandar ms potencia.
IL
VL
VC
Figura 5.14. Corriente generada IL (1 A/div), voltaje en la bobina de salida VL (500 V/div) y el
voltaje en el capacitor de enlace VC (500 V/div) con 150 V en la entrada.
73
niveles de umbral. El dsPIC controla esta funcin. La figura 5.15 muestra el diagrama a bloques
del circuito utilizado para las pruebas del control, las cuales se hicieron con los siguientes
parmetros:
- Inductor de salida: 9.3 mH (LO)
- Resistencia de carga del inversor: 50 (RL)
- Capacitor de enlace: 20 F (C)
- Corriente mxima generada: 12 App (IL)
LO RL
H2
CD
IL
C
IIN 68 R VLNEA
20F
CA
COMPARADOR DE
HISTRESIS
-
CTO. DE
CONTROL TIEMP0 C2
+ MUERTO
HISTRESIS
C2
DIGITAL
FILTRO
PB
VLINEA
Se realizaron pruebas con una fuente de corriente debido a que cuando se intent generar
ms potencia, se tuvieron muchos problemas de ruido electromagntico. Por lo tanto, se emul el
comportamiento del convertidor CD/CD con una fuente de corriente.
La figura 5.16 muestra la corriente generada y el voltaje en el enlace de CD. Las variaciones
que tiene el voltaje del enlace con el algoritmo de control no son lineales; por tal razn, se
produce un decremento en las posiciones del potencimetro digital mientras no se tenga el nivel
superior programado. Cuando el voltaje del enlace alcanza dicho nivel de control, se genera una
orden que hace que el potencimetro aumente posiciones, lo que se refleja en un incremento en la
corriente generada y un decremento en el voltaje del capacitor de enlace.
74
IL
VC
IL
VC
Antes de llegar a los niveles de control definidos en la seccin 3.4, el sistema pasa por una
inestabilidad como se observa en la figura 5.16. Una vez que el sistema llega a los niveles de
control se estabiliza la corriente generada como se puede ver en la figura 5.17. Adems, se ve
cmo el voltaje en el capacitor va cambiando su valor una vez que se entra al intervalo de control.
Si bien no se hizo un anlisis de la distorsin armnica total de la corriente generada, en las
75
formas de onda se observa que cuando la corriente es menor a 1 A, el rizo es proporcionalmente
mayor. Por lo tanto, se puede concluir que existe una mayor distorsin cuanta ms pequea es la
corriente que genera el sistema. Esto es debido al control de histresis con el que se genera la
corriente hacia la lnea.
En la figura 5.18 se muestra el contenido armnico de la corriente generada, se nota que la
frecuencia fundamental est a 60 Hz y el espectro que le sigue en magnitud est
aproximadamente a 54 Hz. ste se debe a la variacin que se genera en el voltaje del enlace de
CD.
0.9
0.8
Corriente normalizada(A)
0.7
0.6
0.5
0.4
0.3
0.2
0.1
0
0 1 2 3 4
10 10 10 10 10
Frecuencia(Hz)
76
IC
IL
0.9
Corriente en el capacitor de enlace(A)
0.8
0.7
0.6
0.5
0.4
0.3
0.2
0.1
0 1 2 3
10 10 10 10
Frecuencia(Hz)
Las figuras 5.21 y 5.22 muestran la corriente ya estabilizada por control del voltaje en el
enlace. Se puede observar que los niveles de control estn en 90 V (inferior) y 120 V (superior).
77
El valor de estos niveles se determin de manera heurstica ya que en este intervalo es donde el
sistema se comportaba de una forma ms estable.
IL
VC
IL
VC
Figura 5.22. Formas de onda con acercamiento de la corriente generada IL (2 A/div) y voltaje en
el capacitor de enlace VC (50 V/div) mostrando los niveles de control.
En la figura 5.23 se tiene el contenido armnico del voltaje en el enlace. El inters en esta
grfica es observar la frecuencia a la cual esta ocurriendo la variacin de voltaje. Se trata de un
nivel de CD con un rizo. La variacin del voltaje se presenta en bajas frecuencias; el espectro de
mayor magnitud despus del fundamental est a 6 Hz.
78
0.01
0.009
Voltaje en el enlace de CD normalizado
0.008
0.007
0.006
0.005
0.004
0.003
0.002
0.001
0
0 1 2 3
10 10 10 10
Frecuencia(Hz)
VO
IL
PO
Figura 5.24. Formas de onda de la corriente generada IL (5 A/div), voltaje en la carga VO (250
V/div) y potencia consumida por la carga PO (1 kW/div).
79
En la figura 5.25 se compara la corriente generada con el voltaje de lnea, el desfasamiento
que existe entre ambas seales es muy pequeo lo que lleva a tener un factor de potencia de 0.99.
VLNEA
IL
Figura 5.25. Formas de onda de la corriente generada IL (5 A/div) y voltaje en la carga VO (100
V/div) mostrando el desfasamiento entre ellas.
Figura 5.26. Tiempo muerto entre seales de conmutacin para los IGBT.
80
nseg, por lo tanto el tiempo muerto que se calcul para evitar daos es de 1.2 seg
aproximadamente. Al hacer las pruebas se obtuvo que el tiempo muerto resultante es de 1.35seg
aproximadamente.
En la figura 5.27 se muestran las formas de onda de la proteccin por sobretemperatura.
Cuando en la cpsula del mdulo de IGBTs se tienen 125C, se manda una seal al circuito de
protecciones que inhibe las seales de conmutacin.
G2 y G3
G1 y G4
VST
VSTINV
Figura 5.27. Seales de control (G1 y G2, G3 y G4), disparo de la proteccin por
sobretemperatura VST y seal producida por el inversor VSTINV.
81
G1 y G4
VCRS
VSC
VCOMP1
Figura 5.28. Seales de control (G1 y G4), voltaje de sensor hall VCRS, disparo de la proteccin
por sobrecorriente VSC y referencia de 8 V VCOMP1.
vlnea
Vmonitor
Vislanding
Figura 5.29. Voltaje de lnea vlnea, voltaje del monitor de lnea Vmonitor y disparo de la proteccin
por ausencia de lnea Vislanding.
82
elctrica. La normatividad existente exige que se tenga esta proteccin para evitar accidentes a
los trabajadores de la compaa de electricidad.
83
84
Captulo 6
Conclusiones
La referencia tomada de la lnea elctrica, para el control, hace que el voltaje y corriente estn
en fase, lo que lleva a tener un factor de potencia prcticamente unitario. Con esto se cumple
con la normatividad existente para sistemas conectados a la lnea.
85
Mediante el control adecuado de las etapas se disminuye sustancialmente el capacitor de
enlace, en comparacin con el utilizado generalmente en los sistemas fotovoltaicos de dos
etapas. La disminucin lleva a utilizar otra tecnologa de capacitor, como lo pueden ser los de
polipropileno. Esto se logra aumentando el voltaje del enlace, mantenindolo controlado en un
nivel que no dae al sistema.
Mediante las pruebas realizas al sistema se not que la corriente generada no presenta
armnicos que provoquen su deformacin. La corriente es similar a la generada con una
capacitancia grande, slo se debe cumplir que el voltaje en el capacitor de enlace sea mayor al
voltaje de lnea; en todo momento. As, se asegura un flujo de potencia del sistema hacia la
lnea.
Un aspecto crtico que se debe resolver es el asociado con el armado del prototipo. Para la
disminucin de ruido electromagntico generado ayuda el hacer una buena distribucin de las
etapas, aislar de tierras y blindaje en los cables de conexin.
Es importante que se hagan pruebas al SFV con las celdas fotovoltaicas para tener el
comportamiento verdico cuando se alimenta al sistema con una forma de onda no
convencional, como lo es la caracterstica voltaje-corriente de la celda. De manera similar, se
86
sugiere probar la inyeccin de la corriente generada a la lnea elctrica, una vez que el SFV
tiene especificaciones similares a los trabajos realizados por Ibez y Jimnez, que son
necesarios para dicha funcin. El algoritmo grabado en el dsPIC est programado para
inyectar corriente hasta que se tenga un cruce por cero, con esto se logra sincronizacin con la
lnea elctrica.
El control que se plante en el trabajo de tesis tiene la desventaja de ser inestable cuando el
voltaje del enlace no entra al intervalo de control, se propone introducir una tcnica ms
avanzada de control.
Para evitar ms problemas con el ruido electromagntico, sera de gran ayuda colocar el
prototipo en un gabinete blindado que rechace el ruido provocado por la conmutacin de los
interruptores de potencia del sistema.
87
Referencias
[4] H. Jimnez, Sistema de cogeneracin con funciones de filtro activo, Tesis de maestra,
CENIDET, Cuernavaca, Mxico, 2002.
[5] I. Uribe, Convertidor CD/CD con rizo de corriente reducido y seguimiento de punto de
mxima potencia para aplicaciones fotovoltaicas, Tesis de maestra, CENIDET,
Cuernavaca, Mxico, 2006.
89
[8] K. Ogura, T. Nishida, E. Hiraki, M. Nakaoka, Time-sharing Boost Chopper Cascaded
Dual Mode Single-phase Sinewave Inverter for Solar Photovoltaic Power Generation
System, IEEE Power Electronics Specialists Conference, 2004, Vol. 6, pp. 4763-4767.
[11] V. Vlatkovic, Alternative Energy: State of the Art and Implications on Power
Electronics, IEEE Applied Power Electronics Conference and Exposition, 2004, Vol. 3,
pp. 1483-1488.
[12] W.D. Hart, Introduction to Power Electronics, 3a edicin, Prentice Hall, 1997.
[14] IEEE Std 1547- 2003, IEEE Standard for Interconnecting Resources with Electric
Power, Website: http://grouper.ieee.org./groups/scc21/1547/1547_index.html
[15] IEEE Std 929TM-2000, IEEE Recommended Practice for Utility Interface of
Photovoltaic (PV) Systems.
Website: http://grouper.ieee.org./groups/scc21/929TM/929TM_index.html
[16] IEEE Std 519-1992, IEEE Recommended Practices and Requirements for Harmonic
Control in Electrical Power Systems.
Website: http://grouper.ieee.org./groups/scc21/519/519_index.html
[18] C.J. Kaiser, The capacitor handbook, segunda edicin, CJ Publising, 2 edicin, 1997,
pp. 125-127.
90
[19] R. Gules, L. Lopes and L. Claudio, An Interleaved Boost DC-DC Converter with Large
Conversion Ratio, Proceedings of the International Symposium on Industrial
Electronics ISIE-2003, Vol. 1, pp. 411-416.
[21] J.R. Contreras, Inversor trifsico alimentado en tensin y regulado en corriente para
aplicaciones en el acondicionamiento de un motor de induccin, Tesis de maestra,
CENIDET, Cuernavaca, Morelos, Mxico, febrero de 1997.
[23] M. E. Van Valkenburg, Analog Filter Design, Oxford University Press, New York, 2
edicin, 1982, pp. 289-297.
[24] H. Calleja, Electrnica analgica, CENIDET, Notas del curso, cuatrimestre agosto-
diciembre 2005.
[27] Analog Devices, AD633 Low cost analog multiplier, octubre 2002.
[28] Analog Devices, AD7740 3V/5V Low power, synchronous voltage to frequency
converter, julio 2000.
91
92
Anexo A
A continuacin se presenta el listado del programa que se carg en el dsPIC, los diagramas de flujo
se encuentran en el captulo 4.
.include "p30f3013.inc"
.global __T1Interrupt
.global __T2Interrupt
.global __INT1Interrupt
.global __INT2Interrupt
.global _main
.text
_main:
;------------------------------------------------------------------------------------------------------------------------
; INICIALIZACIN DEL SISTEMA Y ARRANQUE SUAVE
;------------------------------------------------------------------------------------------------------------------------
; Proporciona un encendido suave, aumenta una posicin al pot. dig. para que el ciclo de trabajo no
suba bruscamente en el CD-CD
; Entradas: voltaje de las celdas >130V
; Salidas: w14 del potCD-CD, w13 del potCD-CA.
; Llamadas: datopotCD-CD y datopotCD-CA rutinas de comunicacin con los pot.
; Destruye: w0,w1,w2
inicio:
call _VisualInitialization ;Inicializacin de puertas y contador
clr IC1CON
clr IC2CON
clr OC1CON
clr OC2CON
clr CNEN1
clr CNEN2
93
clr ADCON1
clr SPI1STAT
clr I2CSTAT
clr SPI1CON
clr I2CCON
clr U1MODE
clr U2MODE
bclr PORTF,#4
bclr PORTF,#5
bclr PORTB,#4
bclr PORTF,#2
setm ADPCFG
interrupciones:
bclr IFS1,#INT1IF ;preparacin de interrupciones
bclr IFS1,#INT2IF
bset IPC4,#INT1IP0
bclr IPC4,#INT1IP1
bclr IPC4,#INT1IP2
bset IPC5,#INT2IP0
bclr IPC5,#INT2IP1
bclr IPC5,#INT2IP2
mov #0x0000,w0
mov w0,INTCON1
mov #0x4000,w0
mov w0,INTCON2
bset IEC1,#INT2IE
bset IEC1,#INT1IE
inipot:
mov #0x02,w13 ;carga al pot con 1/4
call datopotCA
ini1:
btss PORTF,#2 ;espera ms de 130V de entrada
goto ini1
bset PORTB,#4 ;enciende led verde
ini2:
mov #0xAA,w14 ;se carga el ciclo de trabajo del convertidor
; CD/CD con 43%
call datopotCD
bset PORTB,#5
ini3:
btss PORTB,#0 ;detector de cruce por cero para el inicio de
goto ini3 ; inyeccin de corriente a la lnea
mov #0x03,w13 ;carga al pot del CD-CA
call datopotCA
goto controlvc
94
;------------------------------------------------------------------------------------------------------------------------
; INTERRUPCIONES POR SOBREVOLTAJE EN EL CAPACITOR DE ENLACE Y POR
;SOBRECORRIENTE EN EL CD-CD
;------------------------------------------------------------------------------------------------------------------------
__INT1Interrupt:
bset PORTB,#5
mov #0x00,w13
call datopotCA
bset PORTF,#5
bclr IFS1,#INT1IF
retfie
__INT2Interrupt:
bset PORTB,#5
mov #0x00,w13
call datopotCA
bset PORTF,#4
bclr IFS1,#INT2IF
retfie
;------------------------------------------------------------------------------------------------------------------------
; CONTROL DE MXIMA POTENCIA
;------------------------------------------------------------------------------------------------------------------------
; Proporciona el punto de mxima potencia,
; Entradas: w11 valor actual de potencia
; Salidas: Ninguna
; Llamadas: datopotCD-CD y datopotCD-CA rutinas de comunicacin con los pot.
; Destruye: w0
; Pone un cero en el valor anterior de potencia
PMP0:
mov #0x00,w10 ; w10 es valor anterior de potencia
PMP:
clr T2CON ;temporizador para contar 1 seg en cada
clr TMR2 ;toma de potencia
mov #0xE100,w0
mov w0,PR2
bclr IPC0,#T2IP0
bset IPC0,#T2IP1
bclr IPC0,#T2IP2
bclr IFS0,#T2IF
bset IEC0,#T2IE
contador:
clr T1CON ;contador de pulsos para determinar la
clr TMR1 ; potencia actual
mov #0xFFFF,w0
mov w0,PR1
bset IPC0,#T1IP0
bclr IPC0,#T1IP1
95
bclr IPC0,#T1IP2
bclr IFS0,#T1IF
bset IEC0,#T1IE
mov #0x8036,w0
mov w0,T1CON ;habilitacin del contador
bset T2CON,#TON ;habilitacin del temporizador
cuenta:
btss IFS0,#T2IF ;entretiene al timer2
goto cuenta
goto PMP2
__T1Interrupt:
bclr IFS0,#T1IF
clr PR1
retfie
__T2Interrupt:
bclr IFS0,#T2IF
mov #0x00,w11 ;w11 es el valor actual de la potencia y se borra para inicio
mov TMR1,w11 ;lee el valor del contador
retfie
;------------------------------------------------------------------------------------------------------------------------
PMP2:
clr TMR1
cpsgt w11,w10 ;compara si la potencia actual es mayor a la
goto bajopotencia ;anterior
goto subiopotencia
bajopotencia:
inc w13,w13 ;decrementa en 1 la posicin del pot para
mov #0xDA,w1 ;demandar ms corriente
cpslt w13,w1 ;se compara el valor que hay en los pot para
goto tranquilo ; que el ciclo de trabajo no sea menor a 15%
call datopotCA
call controlvc
goto vuelta
;------------------------------------------------------------------------------------------------------------------------
subiopotencia:
dec w13,w13 ;incrementa en 1 la posicin del pot para
mov #0x27,w1 ;demandar menos corriente
cpsgt w13,w1 ;se compara el valor que hay en los pot para
goto tranquilo ;que el ciclo de trabajo no sea mayor a 85%
call datopotCA
call controlvc
goto vuelta
;------------------------------------------------------------------------------------------------------------------------
vuelta:
mov w11,w10 ;la potencia actual es ahora la potencia
goto PMP ;anterior
;------------------------------------------------------------------------------------------------------------------------
96
tranquilo:
mov #0x40,w14
call datopotCA
goto inicio
;------------------------------------------------------------------------------------------------------------------------
; Rutina para control del voltaje en el capacitor de enlace
;------------------------------------------------------------------------------------------------------------------------
controlvc:
btss PORTB,#1 ;checa comparador A
goto decrementar
goto incrementar
incrementar:
mov #0xC0,w1 ;revisa la palabra alta del pot
cpslt w13,w1
goto controlvc
incrementar1:
btss PORTB,#0 ;checa comparador B
goto incrementar1
inc w13,w13
call datopotCA
btsc PORTD,#8
goto incrementar
goto decrementar
decrementar:
mov #0x60,w1 ;revisa palabra baja del pot
cpsgt w13,w1
goto controlvc
decrementar1:
btss PORTB,#0
goto decrementar1
dec w13,w13
call datopotCA
btss PORTB,#1
goto decrementar
goto incrementar
;------------------------------------------------------------------------------------------------------------------------
; Rutina de comunicacin con Potencimetro del CD-CD
;------------------------------------------------------------------------------------------------------------------------
; Comunicacin con el potencimetro digital del CD-CD
; Entradas: Ninguna
; Salidas: reset, stack, reloj
; Llamadas: Ninguna
; Destruye: w8,w2,w14
97
datopotCD:
bset PORTB,#6 ;habilitacin para el pot del CD-CD
bclr PORTB,#9 ;manda bit de stack
nop
nop
bset PORTB,#8 ;pulso de reloj
nop
nop
bclr PORTB,#8 ;
;Cdigo de wiper1
mov #0x10,w8 ;conteo para mandar 16 bits
potW11cd:
btsc w14,#0x7 ;salta si es 0
goto potW12cd ;hay un 1
bclr PORTB,#9 ;pone un 0 en el wiper del pot
goto potW13cd
potW12cd:
bset PORTB,#9 ;pone un 1 en el wiper del pot
potW13cd:
nop
nop
bset PORTB,#8 ;pulso de reloj
nop
nop
bclr PORTB,#8 ;
rlnc w14,w14 ;rota a la izquierda el registro w14=wiper1,
; w14 guarda a w14 rotado
mov #0x00,w2 ;carga un cero a w2
dec w8,w8 ;decrementa w1 y lo almacena en w1
cpseq w2,w8 ;compara w2 y w3 y salta si no es igual
goto potW11cd ;
bclr PORTB,#6
return
;------------------------------------------------------------------------------------------------------------------------
; Rutina de comunicacin con Potencimetro CD-CA
;------------------------------------------------------------------------------------------------------------------------
; Comunicacin con el potencimetro digital del CD-CA
; Entradas: Ninguna
; Salidas: reset, stack, reloj
; Llamadas: Ninguna
; Destruye: w9,w2,w13
datopotCA:
clrwdt
bset PORTB,#7 ;habilitacin para el pot del CD-CA
bclr PORTF,#6 ;manda bit de stack
98
nop
nop
bset PORTF,#3 ;pulso de reloj
nop
nop
bclr PORTF,#3 ;
;Cdigo de wiper1
mov #0x10,w9 ;conteo para mandar 16 bits
potW11ca:
btsc w13,#0x7 ;salta si es 0
goto potW12ca ;hay un 1
bclr PORTF,#6 ;hay un 0 en el wiper del pot
goto potW13ca
potW12ca:
bset PORTF,#6 ;pone un 1 en el wiper del pot
potW13ca:
nop
nop
bset PORTF,#3 ;pulso de reloj
nop
nop
bclr PORTF,#3 ;
rlnc w13,w13 ;rota a la izquierda el registro w13=wiper1,
; w13 guarda a w13 rotado
mov #0x00,w2 ;carga un cero a w2
dec w9,w9 ;decrementa w1 y lo almacena en w1
cpseq w2,w9 ;compara w2 y w1 y salta si es igual
goto potW11ca ;
bclr PORTB,#7
return
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.end
99
100