-- Pegue esto despus de architecture Behavioral ...

component NOMBRE_ENTIDAD
port(
NOMBRE_ENTRADA1 : in std_logic;
NOMBRE_ENTRADA2 : in std_logic_vector(n downto 0) ;
NOMBRE_SALIDA1: out std_logic;
NOMBRE_SALIDA2 : out std_logic_vector(n downto 0)
);
end component;
-- Seales de las entradas
signal NOMBRE_ENTRADA1 : std_logic := '0';
signal NOMBRE_ENTRADA2 : std_logic_vector(n downto 0) := (others => '0');
-- Seales de salidas
signal NOMBRE_SALIDA : std_logic;
signal NOMBRE_SALIDA2 : std_logic_vector(n downto 0);
-------------------------------------------- --------------------------------------------------- -

-- Pegue esto despus del begin

UO: NOMBRE_ENTIDAD
Port map (
NOMBRE_ENTRADA1 => NOMBRE_ENTRADA1,
NOMBRE_ENTRADA2 => NOMBRE_ENTRADA1,
NOMBRE_SALIDA1 => NOMBRE_SALIDA1,
NOMBRE_SALIDA1 => NOMBRE_SALIDA2
);
process
begin
--- Estmulos de la simulacin
wait for 100 ns;

NOMBRE_ENTRADA1 <= '1';

NOMBRE_ENTRADA2 <= "1010";
wait for 100 ns;

wait;
end process;