GuiaDeLaboratorio CircuitosDigitalesI

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
(Universidad del Per, DECANA DE AMRICA)

FACULTAD DE INGENIERA ELECTRNICA Y ELCTRICA
E.A.P. INGENIERA DE TELECOMUNICACIONES
Av. Venezuela s/n - Lima, Per
Telfono: 6197000 anexo 4203 Fax: 4209
_____________
LABORATORIO 01 DE CIRCUITOS DIGITALES I

OPERACIONES CON COMPUERTAS LGICAS
Profesor: Daniel Daz Ataucuri
I. INTRODUCCIN
El lgebra de Boole es un sistema de elementos B = { 0, 1 } y los operadores binarios ( + ) , ( . ) y
( ) definidos de la siguiente forma:
OPERADOR + se denomina OPERADOR OR

OPERADOR se denomina OPERADOR AND
OPERADOR se denomina OPERADOR NOT (tambin se representa con ( - )
Las propiedades definidas son:
Propiedad Conmutativa:
A+B=B+A A.B = B.A
Propiedad Distributiva:
A.(B + C) = A.B + A.C A + B.C = (A + B).(A + C)
Elementos neutros diferentes:
A+0=A A.1 = A
Complemento:
_ _
A+A=1 A.A = 0
Elaborado por Daniel Daz Ataucuri Profesor Titular de Telecomunicaciones UNMSM

Principio de Dualidad:
Cualquier teorema o identidad algebraica deducible de los postulados del algebra de Boole pueden
transformarse en un segundo teorema o identidad vlida intercambiando ( + ) por ( . ) y 1 por 0.
Ley de De Morgan:
II. FUNCIONES:

III. CIRCUTIOS DIGITALES COMBINACIONALES
En un circuito digital combinacional su salida depende solamente de la combinacin de sus

entradas en el momento que se est realizando la medida en la salida, es decir no tienen
memoria. Los circuitos de lgica combinacional son implementadas a partir de las funciones
bsicas: OR, AND y NOT. La salida se estos circuitos se expresan escribiendo
las ecuaciones booleanas y sus respectivas tablas de verdad. A continuacin, se ilustra un circuito
de lgica combinacional.
A A.B
B
A.B + (B + C)
C A . (A.B + (B + C))
B+C

Analizando este circuito se obtiene la siguiente ecuacin booleana:
Implementando la expresin simplificada:
Ambos circuitos combinacionales son equivalentes y tiene la siguiente tabla de verdad.
IV. CIRCUTIOS DIGITALES TTL
7400 7402 7404
7408 7432

V. IMPLEMENTACIN DE CIRCUTIOS DIGITALES COMBINACIONALES EN LABORATORIO
Circuito 1:
Circuito 2:
Circuito 3

Para cada circuito digital combinacional se pide:
a.- Implementar utilizando circuitos integrados TTL.

b.- Obtener la funcin F, simplificar si es posible.
c.- Obtener los valores lgicos del punto x y punto y.
d.- Obtener los valores lgicos de la funcin F.
e.- En la puerta NOR de salida, medir los voltajes de
entrada y salida
VI. INFORME FINAL

1.- Presentar la simulacin del funcionamiento del circuito digital utilizando PROTEUS
2.- Sustentar en laboratorio el funcionamiento y caractersticas tcnicas de los circuitos
integrados: 7400, 7402, 7404, 7408 y 7432.
3.- Explique las diferentes familias de TTL: L, S, AS, LS, ALS, F, AF, HC, HCT, G
4.- Explique el concepto de Fan-in y Fan-out
5.- Explique las principales caractersticas de las familias TTL y CMOS
SUSTENTAR INDIVIDUAL EN LABORATORIO EL INFORME FINAL

ELABORAR LA SUSTENTACIN EN POWER POINT PARA EXPONER
EN 15 MINUTOS CADA UNO
VII. BIBLIOGRAFIA
Digital Design and Computer Architecture, David Money Harris&Sarah L. Harris
https://www.uop.edu.jo/download/research/members/Digital_Design_and_Computer_Architect
ure.pdf
Tutorial bsico sobre PROTEUS

https://www.youtube.com/watch?v=U2lkoLs3sjg

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FORMAS CANNICAS
I. INTRODUCCIN
Las funciones cannicas estn formadas por trminos cannicos denominados minterm
(producto cannico) y maxterm (suma cannica). Los trminos cannicos se caracterizan
porque contienen todas las variables de la funcin, en forma complementadas o no. Por
ejemplo, para una funcin de tres variables F(A, B, C) un ejemplo de suma cannica es el
trmino A + B + C y un ejemplo de producto cannico es ABC.
Los minterm son productos cannicos que representan cuando la funcin toma el valor 1.
Ejemplo: m6 = ABCD si A=0, B=1, C=1 y D=0 entonces ABCD = 0110 = 1

Como un ejemplo, obtener la funcin booleana que corresponde a la siguiente tabla de verdad
en suma de productos minterm.
Los maxterm son sumas cannicas que representan cuando la funcin toma el valor 0.
Ejemplo: M2 = A + B + C + D si A=0, B=0, C=1 y D=0 entonces A + B + C + D = 0 + 0 + 1 + 0
= 0.

Como un ejemplo, obtener la funcin booleana que corresponde a la siguiente tabla de verdad
en producto de suma minterm.
II. SIMPLIFICACIONES DE FUNCIONES BOOLEANAS

Cualquier funcin booleana puede ser representada en forma cannica; es decir, como suma
de productos minterm o como productos de sumas maxterm.
Analicemos la siguiente tabla de verdad y simplifiquemos:

Implementar la funcin simplificada utilizando slo compuertas NAND
Implementar la funcin simplificada utilizando slo compuertas NOR
III. IMPLEMENTACIN DEL LABORATORIO

Primera parte:
Implementar las siguientes funciones booleanas, previa simplificacin, slo con compuertas
NAND y luego slo con compuertas NOR:
F (A,B,C,D) = (0,1,2,4,6,7,9,14,15)
F (A,B,C,D) = (1,3,7,8,9,10,11,15)
F (A,B,C,D) = (0,4,5,6,7,8,12,13,14,15)
Segunda parte:
Implementar las siguientes funciones booleanas, previa simplificacin, slo con compuertas
NAND y luego slo con compuertas NOR:
F (A,B,C,D) = (0,1,7,8,9,15)
F (A,B,C,D) = (0,1,2,3,12,13,14,15)
F (A,B,C,D) = (0,8,9,11,15)

IV. INFORME FINAL
1.- Presentar la simulacin del funcionamiento de los circuitos digitales a ser implementado
utilizando PROTEUS. Preparar exposicin sobre su anlisis-simulacin en power point.
2.- Sustentar en laboratorio el funcionamiento de cada circuito implementado.

Presentar al momento de la sustentacin el anlisis detallado de la simplificacin realizada
3.- Explique tres casos de usos de los circuitos digitales en su especialidad. Sustente con
artculos tcnicos.


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SIMPLIFICACIN DE FUNCIONES BOOLEANAS
USANDO MAPA DE KARNAUGH
I.- MAPA DE KARNAUGH

El mapa de Karnaugh es un mtodo grfico que se utiliza para simplificar funciones booleanas
de manera grfica. Una ventaja del mapa de Karnaugh es que, de manera visual, agrupando
adecuadamente donde la funcin booleana toma el valor de 1 se obtiene la funcin
simplificada; pero una desventaja es que para seis o ms variables se vuelve complicado su
anlisis. Este mtodo grfico fue desarrollado por el fsico y matemtico Maurice Karnaugh
en los laboratorios Bell en 1950. En la figura siguiente se muestra este mapa para dos, tres y
cuatro variables.

El mapa de Karnaugh, formado por cuadrados adyacentes, tiene la caracterstica que los
cuadrados adyacentes (ubicado arriba, abajo, a la derecha o a la izquierda) contienen minterm
que slo se diferencian en que en un minterm una variable est complementada y en el otro
minterm sta variable no lo est.
Por ejemplo, en el mapa de Karnaugh de cuatro variables, si ubicamos el minterm m5 (ABCD)

y seleccionamos un adyacente, por ejemplo, m13 (ABCD) observamos que la diferencia est en
que en m5 la variable A est complementada y en m13 sta variable A no lo est.
ABCD + ABCD = BCD(A + A) = BCD
Ubicado m5 y m13 en el mapa de Karnaugh de cuatro variables, cuando se agrupa los unos (I)
se obtiene la expresin anterior: BCD.
II.- REGLA PARA SIMPLIFICAR USANDO EL MAPA DE KARNAUGH
a.- Las agrupaciones son exclusivamente de unos; es decir ningn grupo puede contener cero.
b.- Las agrupaciones nicamente pueden hacerse en horizontal y vertical, que corresponden a
minterm adyacentes (slo se diferencian en que en un minterm una variable est
complementada y en el otro minterm sta variable no est complementada). Esto implica que
las diagonales estn prohibidas.
c.- Los grupos han de contener 2n elementos; los grupos se forman en grupos de 1,2,4,8...etc.
nmeros de unos.
d.- Se obtener que cada grupo ha de ser tan grande como sea posible; es decir que agrupe la
mayor cantidad de unos.
e.- Todos los unos tienen que pertenecer como mnimo a un grupo; existiendo la posibilidad de
que pueda pertenecer a ms grupos. No pueden quedar unos sin ser agrupados.
f.- Pueden existir solapamiento de grupos.
g.- La formacin de grupos tambin se puede producir con las celdas extremas de la tabla. De
tal forma que la parte inferior se podra agrupar con la superior y la izquierda con la derecha
tal y como se explica en el ejemplo.

h.- Tiene que resultar el menor nmero de grupos posibles siempre y cuando no contradiga
ninguna de las reglas anteriores.
A manera de ejemplo simplifiquemos la siguiente expresin booleana:
F(A, B,C,D) = (0, 1, 2, 4, 6, 8, 9, 10, 11, 12, 13, 14, 15)
Ubicando los minterm en el mapa de Karnaugh y agrupando segn la regla indicada obtenemos
los siguientes grupos de unos, como se observa en la figura siguiente:
Grupo I: D
Grupo II: BC
Grupo III: A
La funcin simplificada es: F(A, B, C, D) = D + BC + A
III.- TERMINOS IRRELANTES
Se denomina trminos irrelevantes, y se denota por x, aquella variable que puede tomar cero
(0) uno (1) y el valor de la funcin booleana no se altera. Cuando se simplifica una funcin
booleana que tiene variables irrelevantes (por ejemplo, para A = 0, B = 1 y C = 0 la funcin
es irrelevante o no importa ya que ests condiciones nunca sucedern), en el mapa de
Karnaugh se coloca x en el cuadrado respectivo y se agrupa segn conveniencia; es decir si
es adecuado para obtener grupos con mayor cantidad de uno se considera x como uno. Se
debe tener en cuenta que un grupo no debe estar conformado por trminos irrelevantes
porque estara creando trminos ficticios o innecesarios.
Consideramos la funcin F(A, B, C) = ( 0, 1, 4) con trmino irrelevante en m 5. Esta funcin

se expresa como: F(A, B, C) = ( 0, 1, 4) + d(5)
Aqu es conveniente que el trmino irrelevantes

se igual a uno; la funcin simplificada es:
F(A, B, C) = B

III. IMPLEMENTACIN DEL LABORATORIO
Primera parte:
Implementar las siguientes funciones booleanas, previa simplificacin utilizando el mapa de
karnaugh, slo con compuertas NAND y luego slo con compuertas NOR:
F (A,B,C,D) = (0, 3, 4, 7, 12, 15)

F (A,B,C,D) = (0, 2, 8, 10, 11, 14) + d(1, 15)
F (A,B,C,D) = (1, 5, 7, 10, 14, 15) + d(3, 11, 8, 13
Segunda parte:
Es comn utilizar display de siete segmentos para visualizar resultados numricos; cada
segmento se identifica como a, b, c , d, etc. como se ilustra a continuacin:
Se pide disear un decodificador BCD a siete segmentos. Es decir; si ingresa la combinacin

binaria de 0000 correspondiente al cero, se debe mostrar en el display el 0; si ingresa la
combinacin binaria de 0001 correspondiente al uno, se debe mostrar en el display el uno; si
ingresa la combinacin binaria de 0010 correspondiente al dos, se debe mostrar en el display
el 2, as hasta ingresar la combinacin binaria de 1001 correspondiente al nueve, se debe
mostrar en el display el 9 (observe que la combinacin igual o superior a diez = 1010 no est
permitido, irrelevante).

Tercera parte:
Es comunicaciones se debe verificar que la informacin (bits) enviado desde el transmisor
lleguen de manera correcta al receptor. Existen diversos criterios para detectar y corregir
errores generados por el medio de transmisin. Uno de ellos es el de paridad par o paridad
impar.
En la tcnica de paridad par, a la informacin de d bits a transmitir se le agregar un bit

adicional denominado bit de paridad, de tal forma que la cantidad de uno enviados en los (d
+ 1) bits debe ser par. Por ejemplo, si se desea enviar una informacin de seis bits 101100
se debe agregar un bit de tal manera que la cantidad total de unos sea par; como la
informacin tiene tres unos, el bit de paridad debe ser uno (1) para que el total de bits
transmitidos sea cuatro bits que es par. La informacin total a ser enviado sera 1011001.
Se pide disear un circuito de genere un bit de paridad par; considere que la informacin a
ser transmitida es de 04 bits.
IV. INFORME FINAL
1.- Presentar la simulacin del funcionamiento de los circuitos digitales a ser implementado
utilizando PROTEUS. Preparar exposicin sobre su anlisis-simulacin en power point.

Presentar al momento de la sustentacin el anlisis detallado de la simplificacin realizada
3.- Explique tres casos de usos de los circuitos digitales en su especialidad. Sustente con
artculos tcnicos.


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FLIP FLOP Y REGISTROS DE DESPLAZAMIENTO
II. Flip Flop tipo D 7474

El CI 7474 contiene dos independientes flip flop tipo D que se activa con flancos de
subida de la seal de reloj (cambio de nivel bajo a alto). Tiene dos entradas
denominadas asncronas PR (PRESET) y CLR (CLEAR), independiente de las
entradas y la seal de reloj; si PR est en nivel bajo (0 lgico) y CLR est en nivel
alto (1 lgico) la salida Q estar en nivel alto (1 lgico). Si PR est en nivel alto (1
lgico) y CLR est en nivel bajo (0 lgico) la salida Q estar en nivel bajo (0 lgico).
La condicin PR en nivel bajo y CLR en nivel bajo no es garantizado. A la entrada
PR se le denomina tambin S (SET) y a CLR se denomina R (RESET).

Ahora, manteniendo PR en nivel alto y CLR en nivel alto se tiene el siguiente
funcionamiento del flip flop tipo D. Si la entrada de datos D, denominada entrada
sncrona, est en nivel bajo, ante la llegada de un flanco de subida en la entrada CLK la
salida Q toma como valor un nivel bajo; este valor no cambia (memoriza) hasta la llegada
del siguiente flanco de subida en CLK. Si la entrada de datos D est en nivel alto, ante la
llegada de un flanco de subida en la entrada CLK la salida Q toma como valor un nivel
alto; este valor no cambia (memoriza) hasta la llegada del siguiente flanco de subida en
CLK.
La distribucin del CI 7474, flip flop D y su tabla de funcionamiento es el siguiente:
H = Nivel lgico alto (1 lgico)

L = Nivel lgico bajo (0 lgico)
II. Flip Flop tipo J-K 7476

El CI 7476 contiene dos flip flop tipo J-K independientes; presenta dos entradas sncronas
denominadas J y K y dos entradas asncronas denominadas PR y CLR. De manera similar
al flip flop 7474, si PR est en nivel bajo (0 lgico) y CLR est en nivel alto (1 lgico) la
salida Q estar en nivel alto (1 lgico). Si PR est en nivel alto (1 lgico) y CLR est en
nivel bajo (0 lgico) la salida Q estar en nivel bajo (0 lgico). La condicin PR en nivel
bajo y CLR en nivel bajo no es garantizado.
Las entradas sncronas J y K interactan con flancos de bajada de la seal de reloj (CLK)
(cambio de nivel alto a bajo). Para ello las entradas asncronas deben estar ambas en nivel
alto. Cuando las entradas J y K estn en nivel bajo (0 lgico) y llega un flanco de bajada

en CLK, la salida Q mantiene su valor actual (memoriza por un periodo de clock). Si la
entrada J est en nivel alto (1 lgico) y la entrada K est en nivel bajo (0 lgico), la salida
Q toma el nivel alto. Si la entrada J est en nivel bajo (0 lgico) y la entrada K est en
nivel alto (1 lgico), la salida Q toma el nivel bajo. Cuando ambas entradas J y K estn
en nivel alto (1 lgico) la salida Q complementa el valor actual (complementa lo que tiene
memorizado) cuando llegan el flanco de bajada en CLK.
Un uso inmediato del flip flop J-K es como divisor de frecuencia; en efecto si ambas
entradas J y K est en nivel alto (1 lgico) la salida tomar el complemento del valor
almacenado (toggle) cuando llegue el flanco de bajada de la seal de reloj o CLK:
esto se observa en la figura anterior con un ejemplo de 2Khz de frecuencia de reloj
la salida Q es el doble de lenta, es decir frecuencia de 1Khz.
La distribucin del CI 7476, flip flop J-K y su tabla de funcionamiento es el

siguiente:
H = Nivel lgico alto (1 lgico)

L = Nivel lgico bajo (0 lgico)
* Estado valor inestable

III. APLICACIIONES DE LOS Flip Flop
Analicemos una conexin tipo cascada de los flip flop tipo D; consideremos que
ingresa un dato por el flip flop de la izquierda (el pulso indicado) al arreglo y todos
los flip flop tienen inicialmente en sus salidas Q un nivel bajo (0 lgico); como se
ilustra en la figura siguiente:
Registro de desplazamiento serial
En el primer flanco de subida del pulso de CLK, el DATO est en nivel alto, este
valor se refleja en la salida Q1 del flip flop de la izquierda. Antes de la llegada de
este primer pulso de CLK, la salida del primer flip flop Q1 estaba en nivel bajo
(condicin inicial) y es la entrada D del segundo flip flop de la izquierda; al llegar
este pulso este nivel bajo en la entrada D del segundo flip flop se refleja en su salida
Q2 (Q2 toma el nivel bajo); as sucesivamente. Lo que est sucediendo es que el
pulso se est desplazando de izquierda a derecha cada vez que llega un flanco de
subida, cuando llegue el quinto flanco de subida el pulso se pierde. Para evitarlo la
salida Q4 se debe conectar a la entrada D del flip flop de la izquierda.

Este circuito se denomina registro con entrada de datos serial con desplazamiento
hacia la derecha y se representa como sigue:
Ahora, en general los datos de un registro pueden ingresar en forma serial o paralela
y los datos del registro pueden tambin ser obtenidos en forma serial o paralelo.
De manera similar, los registros pueden desplazar datos de derecha a izquierda y los
datos pueden ser observados de manera serial o paralela, tal como se ilustra a
continuacin.
IV. Flip Flop 4-Bit Bidirectional Universal Shift Register, 74194

El CI 74194 es un registro de desplazamiento universal de 4 bits hacia la izquierda y
hacia la derecha. Contiene dos entradas S1 y S0 para trabajar en cuatro modos de
operacin: carga de datos en paralelo, desplazamiento a la derecha, desplazamiento
a la izquierda y CLK inhibido (mantiene sus datos si realizar ningn desplazamiento).
Dispone de una entrada de datos serial de izquierda (Serial Left o SL SER), una
entrada datos serial de derecha (Serial Right o SR SER), cuatro entradas de datos en
paralelo (A, B, C y D), cuatro salidas en paralelo (QA, QB, QC y QD), el ingreso de
CLOCK denominado CLK y una entrada CLR que borra todos los datos del registro.
A continuacin, se muestra el CI 74194 y su tabla de funcionamiento.

V. IMPLEMENTACIN DEL LABORATORIO
Primera parte
Verifique el funcionamiento del flip flop 7474. Verifique su tabla de funcionamiento.
Segunda parte
Verifique el funcionamiento del flip flop 7476. Verifique su tabla de funcionamiento.

Tercera parte
Disee e implemente un contador decimal de dos dgitos utilizando flip flop: 00, 01,
02, 03, 04, .97, 98 y 99; luego retorna a 00 para volver a repetir. Los nmeros
debern ser observados en display en forma automtica.
Cuarta parte
Utilizando el 74194 disee e implemente un registro de desplazamiento de cuatro

bits que cumpla con las condiciones siguientes:
A. Cargar los datos en paralelo (ingresar manualmente los datos a cargar en

paralelo).
B. Desplazar a la izquierda todos los datos cargados en paralelo cuatro veces
C. Detener los datos cargados por cuatro pulsos de reloj
D. Desplazar a la derecha todos los datos cargados inicialmente en paralelo cuatro
veces
E. Borrar todos los datos del registro
F. Repetir todo de nuevo con nuevos datos en paralelo.
VI. INFORME FINAL
1.- Presentar la simulacin del funcionamiento de los circuitos digitales a ser

implementado utilizando PROTEUS. Preparar exposicin sobre su anlisis-
simulacin en power point.

Presentar al momento de la sustentacin el anlisis detallado de sus diseos
realizados.
3.- Explique tres casos de usos de registro en su especialidad. Sustente con artculos
tcnicos.

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UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

(Universidad del Per, DECANA DE AMRICA)

LABORATORIO 01 DE CIRCUITOS DIGITALES I

Profesor: Daniel Daz Ataucuri

OPERADOR + se denomina OPERADOR OR

Las propiedades definidas son:

A+B=B+A A.B = B.A

A.(B + C) = A.B + A.C A + B.C = (A + B).(A + C)

Elementos neutros diferentes:

Elaborado por Daniel Daz Ataucuri Profesor Titular de Telecomunicaciones UNMSM

Elaborado por Daniel Daz Ataucuri Profesor Titular de Telecomunicaciones UNMSM

En un circuito digital combinacional su salida depende solamente de la combinacin de sus

Elaborado por Daniel Daz Ataucuri Profesor Titular de Telecomunicaciones UNMSM

Implementando la expresin simplificada:

Ambos circuitos combinacionales son equivalentes y tiene la siguiente tabla de verdad.

IV. CIRCUTIOS DIGITALES TTL

7400 7402 7404

Elaborado por Daniel Daz Ataucuri Profesor Titular de Telecomunicaciones UNMSM

Elaborado por Daniel Daz Ataucuri Profesor Titular de Telecomunicaciones UNMSM

a.- Implementar utilizando circuitos integrados TTL.

VI. INFORME FINAL

SUSTENTAR INDIVIDUAL EN LABORATORIO EL INFORME FINAL

Tutorial bsico sobre PROTEUS

Elaborado por Daniel Daz Ataucuri Profesor Titular de Telecomunicaciones UNMSM

LABORATORIO 02 DE CIRCUITOS DIGITALES I

Profesor: Daniel Daz Ataucuri

Elaborado por Daniel Daz Ataucuri Profesor Titular de Telecomunicaciones UNMSM

Elaborado por Daniel Daz Ataucuri Profesor Titular de Telecomunicaciones UNMSM

II. SIMPLIFICACIONES DE FUNCIONES BOOLEANAS

Elaborado por Daniel Daz Ataucuri Profesor Titular de Telecomunicaciones UNMSM

Implementar la funcin simplificada utilizando slo compuertas NOR

III. IMPLEMENTACIN DEL LABORATORIO

Elaborado por Daniel Daz Ataucuri Profesor Titular de Telecomunicaciones UNMSM

2.- Sustentar en laboratorio el funcionamiento de cada circuito implementado.

SUSTENTAR INDIVIDUAL EN LABORATORIO EL INFORME FINAL

Elaborado por Daniel Daz Ataucuri Profesor Titular de Telecomunicaciones UNMSM

LABORATORIO 03 DE CIRCUITOS DIGITALES I

Profesor: Daniel Daz Ataucuri

I.- MAPA DE KARNAUGH

Elaborado por Daniel Daz Ataucuri Profesor Titular de Telecomunicaciones UNMSM

Por ejemplo, en el mapa de Karnaugh de cuatro variables, si ubicamos el minterm m5 (ABCD)

ABCD + ABCD = BCD(A + A) = BCD

II.- REGLA PARA SIMPLIFICAR USANDO EL MAPA DE KARNAUGH

f.- Pueden existir solapamiento de grupos.

Elaborado por Daniel Daz Ataucuri Profesor Titular de Telecomunicaciones UNMSM

A manera de ejemplo simplifiquemos la siguiente expresin booleana:

F(A, B,C,D) = (0, 1, 2, 4, 6, 8, 9, 10, 11, 12, 13, 14, 15)

La funcin simplificada es: F(A, B, C, D) = D + BC + A

III.- TERMINOS IRRELANTES

Consideramos la funcin F(A, B, C) = ( 0, 1, 4) con trmino irrelevante en m 5. Esta funcin

Aqu es conveniente que el trmino irrelevantes

Elaborado por Daniel Daz Ataucuri Profesor Titular de Telecomunicaciones UNMSM

F (A,B,C,D) = (0, 3, 4, 7, 12, 15)

Se pide disear un decodificador BCD a siete segmentos. Es decir; si ingresa la combinacin

Elaborado por Daniel Daz Ataucuri Profesor Titular de Telecomunicaciones UNMSM

En la tcnica de paridad par, a la informacin de d bits a transmitir se le agregar un bit

IV. INFORME FINAL

2.- Sustentar en laboratorio el funcionamiento de cada circuito implementado.

SUSTENTAR INDIVIDUAL EN LABORATORIO EL INFORME FINAL

Elaborado por Daniel Daz Ataucuri Profesor Titular de Telecomunicaciones UNMSM

LABORATORIO 04 DE CIRCUITOS DIGITALES I

Profesor: Daniel Daz Ataucuri

II. Flip Flop tipo D 7474