Documentos de Académico
Documentos de Profesional
Documentos de Cultura
Maquinas de Estado MC V5 PDF
Maquinas de Estado MC V5 PDF
+
Mquinas de Estado Finitas
Cualquier circuito con memoria puede ser considerado como una FSM. An una
computadora puede ser considerada como una gran FSM.
Definicin de trminos
Mquina de Moore: es una mquina de estado que determina sus salidas solamente
dependiendo de los estados presentes de la mquina.
Estado 1
Estado 2
Estado 3 Estado 4
Diagrama 1
Ambos tipos de mquinas siguen las caractersticas de las mquinas de estado pero
difieren en la forma en que las salidas son producidas.
Mquina de Moore:
Las salidas son independientes de las entradas. Las salidas se producen
efectivamente desde dentro del estado de la mquina. Se define como maquina tipo
Moore si sus salidas solo dependen del estado de la mquina.
Mquina de Mealy: las salidas pueden ser determinadas por el estado presente
solamente, o por el estado presente y las entradas presentes, es decir las salidas se
producen dependiendo de cmo la mquina realiza una transicin de un estado a
otro.
MODELO DE MQUINAS
Diagrama de Flujo
Entradas Entradas
Lgica Lgica
combinacional combinacional
Para determinar Para determinar
estado estado
Lgica Lgica
combinacional combinacional
Para determinar la Para determinar la
salida basada en el salida basada en el
estado presente estado presente y
las entradas
presentes
Salidas
Salidas
Diagrama general
Diagrama general
Estado 1
a, b
Condicin de salida
q, r
que resulta de estar Condicin de entrada
en un estado presente que debe existir con el
i, j
en particular fin de que se ejecuten
esas transiciones desde
el Estado 1
Estado 2
x, y
Transicin
Condicin 1
Estado 1 Estado 2
Salida 1 Salida 2
Transicin
Condicin 2
Estado 1 a, b
Condicin de salida q,r Condicin de entrada
que resulta de estar que debe existir para
en un estado presente ejecutar estas
i, j
en particular x,y
transiciones desde el
Estado 1
Estado 2
Transicin Condicin 1 /
Salida 1
Estado 1 Estado 2
Transicin Condicin 2 /
Salida 2
0 1
0
S0/0 1 S1 / 0 S2 / 1
1
Reset
S0 S1
Reset
0/1
Moore.
Mealy.
FSM Moore:
FSM Mealy:
Una FSM puede ser fcilmente descripta por medio del PROCESS.
Las herramientas de sntesis interpretan una la descripcin de unas FSM si
se siguen ciertas reglas:
- Las transiciones de estados deben ser descriptas en un PROCESS sensible
solamente a las seales de CLOCK y RESET asncrono.
- Las salidas descriptas como sentencias concurrentes fuera del PROCESS.
0 0
1
S0/ 0 S1 / 0 S2/1
0/0 1/0
1/0
S0 S1
reset
0/1
Reset
w= 1
w=0 A z =0 B z =0
w= 0
w=0 w= 1
C z = 1
w=1
Cdigo VHDL
USE ieee.std_logic_1164.all;
ENTITY simple IS
PORT ( Clock, Resetn, w : IN STD_LOGIC ;
z: OUT STD_LOGIC ) ;
END simple;
ARCHITECTURE Behavior OF simple IS
TYPE State_type IS (A, B, C) ;
SIGNAL y: State_type;
BEGIN
PROCESS (Resetn, Clock)
BEGIN
IF Resetn = '0' THEN
y <= A;
ELSIF (Clock'EVENT AND Clock = '1') THEN
CASE y IS
WHEN A =>
IF w = '0' THEN
y <= A;
ELSE
y <= B;
END IF;
WHEN B =>
IF w = '0' THEN
y <= A;
ELSE
y <= C;
END IF;
WHEN C =>
IF w = '0' THEN
y <= A;
ELSE
y <= C;
END IF;
END CASE;
END IF;
END PROCESS;
z <= '1' WHEN y = C ELSE '0';
END Behavior;
Cdigo alternativo
WHEN C =>
IF w = '0' THEN
y_next <= A;
ELSE
y_next <= C;
END IF;
END CASE;
END PROCESS;
END Behavior;
Res
w = 1 z = 0
w= 0 z = 0 A B w= 1 z = 1
w = 0 z = 0
A A B 0 0
B A B 0 1
Cdigo VHDL
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY mealy IS
PORT (Clock, Resetn, w: IN STD_LOGIC;
z: OUT STD_LOGIC) ;
END mealy;
ARCHITECTURE Behavior OF mealy IS
TYPE State_type IS (A, B);
SIGNAL y: State_type;
BEGIN
PROCESS (Resetn, Clock)
BEGIN
IF Resetn = '0' THEN
y <= A;
ELSIF (Clock'EVENT AND Clock = '1') THEN
CASE y IS
WHEN A =>
IF w = '0' THEN y <= A;
ELSE y <= B;
END IF;
WHEN B =>
IF w = '0' THEN y <= A;
ELSE y <= B;
END IF;
END CASE;
END IF;
END PROCESS;
with y select
z <= w when B,
z <= 0 when others;
END Behavior;