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UNIVERSIDAD NACIONAL DE INGENIERA

FACULTAD DE INGENIERA ELCTRICA Y ELECTRNICA

EXPERIENCIA N 2:

IMPLEMENTACION DE FUNCIONES LOGICAS


SIMPLIFICACION Y DISEO DE FUNCIONES LOGICAS
CONVERSION DE CODIGOS

(INFORME PREVIO)

CURSO : LABORATORIO DE SISTEMAS DIGITALES


(EE- 635 )

PROFESOR :

ALUMNOS :

FECHA :
1. Dadas las siguientes funciones:

n
F1 (0,1, 2,3,8,10,12,14)
4

F 2 (0,3, 4, 7,8,11,12,15)
4

F 3 (1, 2,3,5, 6, 7,9,13,14,15)


4

F 4 (1, 2, 4, 7,8,11,13,14)
4

Simplificar F1 por el mtodo de Quine.


Simplificar F2 por el mtodo de Quine-Mac Clusky.
Simplificar F3 por el mtodo Tabulado o matematico.
Simplificar F4 por el mtodo de Veitch (Karnaugh)
Implementar F1 simplificado solo con puertas NANDs.
Implementar F2 simplificado solo con puertas NORs.
Implementar F3 simplificado solo con puertas AOI.
Implementar F4 simplificado solo con puertas XOR.

Comprobar experimentalmente el funcionamiento en el laboratorio.

Simplificar F1 por el mtodo de Quine

Quine Primera Diferencia Segunda diferencia


ABC D ABC _ AB __
AB _ D _B_D
ABCD _ BC D
ABC D
_B_D
ABC D AB _ D
A __ D
_ BC D
A __ D
AB _ D
ABCD
A_CD
ABC D
ABC D
A_ CD
ABC D AB _ D

ABC D ABCD ABC D ABC D ABCD ABC D ABC D ABC D


ABC
AB
BD
AD

Las columnas sombreadas, son las que presentan los Implicantes primos esenciales, con
los cuales se observa que cubren todos los minterms.

F1 AB AD

Ahora para implementar la siguiente funcion con solo compuertas NANDs haremos un
cambio negando dos veces a F1:

F1 F1 AB AD AB. AD

Circuito a Implementar:
En la tabla:

A B C D F1

0 0 0 0 0 1

1 0 0 0 1 1

2 0 0 1 0 1

3 0 0 1 1 1

4 0 1 0 0 0

5 0 1 0 1 0

6 0 1 1 0 0

7 0 1 1 1 0

8 1 0 0 0 1

9 1 0 0 1 0
10 1 0 1 0 1

11 1 0 1 1 0

12 1 1 0 0 1

13 1 1 0 1 0

14 1 1 1 0 1

15 1 1 1 1 0

Simplificar F2 por el mtodo de Quine-Mac Clusky.

(0,3, 4, 7,8,11,12,15) (1, 2,5, 6,9,10,13,14)


4 4

Quine Mc Clusky Primera diferencia Segunda


diferencia
0001 0 _ 01 __ 01
0010 _ 001 __ 01
0 _10 __10
_ 010 __10
0101
0110
1001 _101
1010 _110
1_ 01
1_10
1101
1110

ABCD ABC D ABCD ABC D ABCD ABC D ABCD ABC D

CD

CD

Los dos trminos son implicantes primos esenciales IPE.

F 2 CD C D C D

Ahora acomodaremos F2 para implementarlo solo con NORs:

F 2 F 2 CD C D CD.C D (C D ).(C D )
F2 C D C D

Ahora implementando el circuito:


En la tabla:
A B C D F2

0 0 0 0 0 0

1 0 0 0 1 1

2 0 0 1 0 1

3 0 0 1 1 0

4 0 1 0 0 0

5 0 1 0 1 1

6 0 1 1 0 1

7 0 1 1 1 0

8 1 0 0 0 0

9 1 0 0 1 1

10 1 0 1 0 1

11 1 0 1 1 0

12 1 1 0 0 0

13 1 1 0 1 1

14 1 1 1 0 1

15 1 1 1 1 0

Simplificar F3 por el mtodo Tabulado o matematico.

(1, 2,3, 5, 6, 7,9,13,14,15) (0, 4,8,10,11,12)


4 4
Tabulacion o Primera diferencia Segunda diferencia
Numerico

0 0 4(4) 8 10 10 12(2, 2)
0 8(8) 10 11 10 12(1, 2)

4
8 10(2)
8 10 11(2)

10 10 12(2)

11

12

0 4 8 10 11 12
8 10 10 12(2, 2)
10 11 10 12(1, 2)
0 4(4)
0 8(8)

IPE 0 4(4),10 11 10 12(1, 2)
IPNE 0 8(2)

Con lo cual obtendremos la funcin F3:


Su tabla:

A B C D F
3

0 0 0 0 0 1

1 0 0 0 1 0

2 0 0 1 0 0

3 0 0 1 1 0

4 0 1 0 0 1

5 0 1 0 1 0

6 0 1 1 0 0

7 0 1 1 1 0

8 1 0 0 0 1

9 1 0 0 1 0

1 1 0 1 0 1
0

1 1 0 1 1 1
1

1 1 1 0 0 1
2

1 1 1 0 1 0
3

1 1 1 1 0 0
4

1 1 1 1 1 0
5

Simplificar F4 por el mtodo de Veitch (Karnaugh)

Se Observa que en el mapa de karnaugh se forman lneas


diagonales de 1s, por lo cual se puede decir que la funcin de
salida est formada de la siguiente manera:

F4 A B C D

Circuito a implementar:
En la tabla:

A B C D F4

0 0 0 0 0 0

1 0 0 0 1 1

2 0 0 1 0 1

3 0 0 1 1 0

4 0 1 0 0 1

5 0 1 0 1 0

6 0 1 1 0 0

7 0 1 1 1 1

8 1 0 0 0 1

9 1 0 0 1 0

10 1 0 1 0 0

11 1 0 1 1 1

12 1 1 0 0 0

13 1 1 0 1 1

14 1 1 1 0 1

15 1 1 1 1 0
2) Simplificar e implementar en el laboratorio a cuatro literales por el mtodo
del tabulado o numrico la siguiente funcin no especificada completamente,
hallando IPE, IPES, IPE y trminos opcionales.

f (A,B,C,D,E) = (1,4,5,7,12,14,17,20,21,22,23,28), siendo los trminos irrelevantes

d (A,B,C,D,E) = (0,3,6,19,30)

Solucin: Usando el mtodo del tabulado, obtenemos lo siguiente:


Ahora realicemos la tabla de implicantes primos:

1 4 5 7 12 14 17 20 21 22 23 28

a * * * * * *

b * * * * * * *

c * * * * * *

d * * *

e * *

Donde: a = 1,5,3,7,17,21,19,23 (4) (2) (16) = BE

b = 4,5,6,7,20,21,22,23 (1) (2) (16) = BC

c = 4,6,12,14,20,22,28,30 (2) (8) (16) = CE

d = 0,1,4,5 (1) (4) = ABD

e = 1,3,17,19 (2) (16) = BCE

De la tabla anterior podemos encontrar los implicantes primos esenciales(IPE):

IPE: c

Ahora para calcular los IPES usaremos la tabla reducida de IP:

1 5 7 17 21 23

A * * * * * *

B * * * *

D * *

E * *
Por tanto obtenemos:

IPES: a

Asimismo obtenemos a los implicantes primos no esenciales:

IPNE: b, d, e

Con todo esto nuestra funcin mnima es la siguiente:

A continuacin mostraremos el diseo digital, en base a compuertas NAND y una NOT:

Finalmente mostraremos la tabla de verdad para la funcin f:


Si se desea comparar con la funcin original, a continuacin mostraremos la tabla de
verdad para la funcin original con cinco entradas:

3. Simplificar e implementar en el laboratorio a cuatro literales por el metodo


de Veitch (Karnaugh) la siguiente funcin no especificada completamente
indicando adems su especificacin decimal:

Siendo los trminos irrelevantes

DE\AB 000 001 011 010 110 111 101 100


C

00 1 x

01 1 1

11 1 1
10 1 x 1 1 1 1 x

A C D E F

0 0 0 0 1

0 0 0 1 1

0 0 1 0 1

0 0 1 1 1

0 1 0 0 0

0 1 0 1 0

0 1 1 0 0

0 1 1 1 0

0 0 0 0 0

0 0 0 1 1

0 0 1 0 1

0 0 1 1 1

0 1 0 0 0

0 1 0 1 0

0 1 1 0 0

0 1 1 1 0

1 0 0 0 0

1 0 0 1 0

1 0 1 0 1

1 0 1 1 0

1 1 0 0 0

1 1 0 1 0

1 1 1 0 1

1 1 1 1 0

1 0 0 0 0
1 0 0 1 0

1 0 1 0 1

1 0 1 1 0

1 1 0 0 0

1 1 0 1 0

1 1 1 0 1

1 1 1 1 0

4.- Disear e implementar en el laboratorio un circuito detector de


cdigos que nos permita visualizar en diodos leds el equivalente
decimal del cdigo que se intenta detectar. La entrada es un numero
binario de 4 bits (puede ser generado en forma manual o con un
contador y debe ser visualizado en leds), la salida debe ser el cdigo
detectado y deben tener un visualizador (diodos de distintos colores),
adems si ocurre una entrada invalida del cdigo detectado, los
diodos de la salida deben apagarse. El circuito debe de cumplir con la
siguiente tabla de funcin:

S1 S0 Funcion de Salida

0 0 Exceso 3 GRAY (led verde)

0 1 Aiken (led amarillo)

1 0 8 4 -2 -1 (led rojo)

1 1 BCD (led anaranjado)

Sol

Lo que se tena que hacer:

A B C D Exces Aiken 8 4-2- BCD


o3 1

0 0 0 0 0 0 1 1 1

1 0 0 0 1 0 1 0 1

2 0 0 1 0 1 1 0 1

3 0 0 1 1 0 1 0 1

4 0 1 0 0 1 1 1 1

5 0 1 0 1 1 0 1 1
6 0 1 1 0 1 0 1 1

7 0 1 1 1 1 0 1 1

8 1 0 0 0 0 0 1 1

9 1 0 0 1 0 0 1 1

10 1 0 1 0 1 0 1 0

11 1 0 1 1 0 1 1 0

12 1 1 0 0 1 1 0 0

13 1 1 0 1 1 1 0 0

14 1 1 1 0 1 1 0 0

15 1 1 1 1 1 1 1 0

Exceso 3 Gray
F1 = B + CD*

Aiken

F 2 A B BC * D * B * CD

BCD 8 4 -2 -1
F3 = AB* + A*B + BCD + B*C*D*

F 3 A B BCD B * C * D *

BCD

F4 = A* + B*C*
U7:A
1
3
2 U8
U1:A 6
1X0 1Y
7
74LS32 5
1X1
1 2 U1:E 4
1X2
3
11 10 2 U5:A 1X3
74LS04
3 10 9
2X0 2Y
74LS04
1 11
2X1 R5
4 12 220
U2:A 5 13
2X2
2X3
1 4072
3 14
A
2 2
U3:C 1
B
D1
1E
74LS86 9 15 LED-RED
2E
8
10 74LS153
R3 R4 U7:B
220 220 74LS08 U4:B 4
VCC
U1:B 4 6
6 5
3 4 5
DSW1 74LS32
OFF ON
8 1 74LS08
74LS04
7 2
6 3
5 4 U1:C U4:A
1 2 U6:A
DIPSW_4 5 6 3 3
2 1
4
74LS04
R1 R2 74LS08 5
220 220 4072
U3:A
1 U3:D
3 12
2 11
VCC
13 R7
74LS08 U3:B
4 74LS08
6 DSW2 220

U1:D 5 4 OFF ON
1 R6
3 2
13 12 74LS08
U4:C DIPSW_2
220
9
74LS04
8
10

74LS08

Lo que se entiende del enunciado:

W0 = 4(10,14) W1 = 4(14,15)
X0 = 4(4,12,13,15) X1 = 4(4,11,12,13)

Y0 = 4(5,7,13,15) Y1 = 4(2,3,12,13)

Z0 = 4(5,6,10,12,15) Z1 = 4(1,3,11,13,15)

W2 = 4(8,15) W3 = 4(9,10)

X2 = 4(4,9,10,11) X3 = 4(4,5,6,7)

Y2 = 4(5,6,9,10) Y3 = 4(2,3,6,7)

Z2 = 4(5,7,9,11,15) Z3 = 4(1,3,5,7,9)

IMPUT S1 = 0 S1 = 0 S1 = 1 S1 = 1

S0 = 0 S0 = 1 S0 = 0 S0 = 1

D C B A W X Y Z W X Y Z W X Y Z W X Y Z

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1
2 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0

3 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1

4 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0

5 0 1 0 1 0 0 1 1 0 0 0 0 0 0 1 1 0 1 0 1

6 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 1 1 0

7 0 1 1 1 0 0 1 0 0 0 0 0 0 0 0 1 0 1 1 1

8 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0

9 1 0 0 1 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1

1 1 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 0
0

1 1 0 1 1 0 0 0 0 0 1 0 1 0 1 0 1 0 0 0 0
1

1 1 1 0 0 0 1 0 1 0 1 1 0 0 0 0 0 0 0 0 0
2

1 1 1 0 1 0 1 1 0 0 1 1 1 0 0 0 0 0 0 0 0
3

1 1 1 1 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0
4

1 1 1 1 1 0 1 1 1 1 0 0 1 1 0 0 1 0 0 0 0
5

8) Disear e implementar en el laboratorio un conversor de cdigo que convierta el


cdigo EXCESO 3 GRAY al cdigo AIKEN, emplee en el diseo compuertas OR
EXCLUSIVAS de 2 entradas y otras compuertas. Visualizar las salidas en leds.
Bien conocemos el cdigo Gray y sabemos como se genera. Al decir exceso 3 Gray
quiere decir que se empezara desde el nmero 3 escrito en Gray.

Tambin conocemos de lo hecho en clase el cdigo Aiken. Ambos tienen obviamente


valores del 0 al 9. Teniendo entonces 6 valores indeterminados o condiciones de no
importa, para lo cual aprovecharemos para reducir el mapa de Veitch.

A B C D W X Y Z

0 0 0 1 0 0 0 0 0

1 0 1 1 0 0 0 0 1

2 0 1 1 1 0 0 1 0

3 0 1 0 1 0 0 1 1

4 0 1 0 0 0 1 0 0

5 1 1 0 0 1 0 1 1

6 1 1 0 1 1 1 0 0

7 1 1 1 1 1 1 0 1

8 1 1 1 0 1 1 1 0

9 1 0 1 0 1 1 1 1

De la tabla observamos que: W=A

X:

X = AC + AC*D + A*C*D*

X = A ( C + C*)(C+D ) + A*C*D*

X = A ( C + D ) + A* ( C + D )*
X A (C D)

Y:

Y = A*D + AD*

Y A D

Z:

Z = AB* +A*C*D + ACD + AC*D* + A*BCD*

Z D C A B
9. Disee e implemente en el laboratorio un circuito combinacional con cuatro
lneas de entrada que representan un digito decimal en BCD y cuatro lneas de
salida que generan el complemento de 9 del digito de entrada, visualice la salida en
un display de 7 segmentos.

La tabla de verdad de este circuito es:

A B C D W X Y Z

0 0 0 0 1 0 0 1

0 0 0 1 1 0 0 0

0 0 1 0 0 1 1 1

0 0 1 1 0 1 1 0

0 1 0 0 0 1 0 1

0 1 0 1 0 1 0 0

0 1 1 0 0 0 1 1

0 1 1 1 0 0 1 0

1 0 0 0 0 0 0 1

1 0 0 1 0 0 0 0

Segn esta tabla podemos observar que:


W= X= C+B Y=C Z=

Cuyo diagrama es:

Utilizando el 7447 y un display de 7 segmentos de ctodo comn, el diagrama final queda: