Sensores y Transductores Jhony Lpez Velasco

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Tipos de ADCS
09 de mayo de 2016

ADC INTEGRADOR LENTO

Principio de su funcionamiento.
En la figura 1 se presenta el diagrama a bloques de un tpico convertidor
A/D integrador de doble pendiente. Un contador divisor entre cuatro
integrados controla la lgica a una frecuencia de 12 KHz. El usuario
define esta frecuencia a travs de la temporizacin externa de la
resistencia RT y de CT, Dicha frecuencia debe ser un mltiplo de la
frecuencia de la lnea local (50 o 60 Hz) para que as el ADC sea inmune
al ruido producido por la frecuencia de la lnea.
La unidad de control lgico activa una compleja red de circuitos lgicos e
interruptores analgicos mediante los cuales se convierte el voltaje
analgico de entrada, Vent en una salida digital. Dicha conversin se lleva
a cabo en tres etapas, y requiere aproximadamente de un tercio de
segundo. Estas etapas operativas se conocen con los nombres de fase
de integracin de seal T1, frase de integracin de referencia T2 y fase
de puesta en cero Tz.

Fase de integracin de seal T1.

La unidad de lgica de control de la figura 1(b) conecta V ent con un
integrador y as se inicia la fase T 1. La salida Vo de integrador o
generador de rampa produce una rampa en sentido ascendente o
descendente dependiendo de la polaridad de V ent y a una velocidad que
definen Vent, Rent, Cent. Si Vent es negativo, Vo se comporta como rampa
ascendente, como se puede observar en la figura 1(a). La unidad lgica
define el tiempo T1 en 1000 pulsos de reloj. Dado que el reloj de 12 KHz
tiene un periodo de 83.3 s por pulso, T 1 tiene una duracin de 83.33
ms.
Si Vent=-100 mV, Vo produce una rampa descendente que va de 0 V a
833 mV. El valor mximo permitido a escala total de V ent es de
+
Cuando Vent = -200 mV, Vo aumenta y alcanza un mximo de
200 mV .

1.666 mV. Es claro que V o es directamente proporcional a V ent. Al

trmino de 1,000 pulsos, la unidad lgica desconecta V ent y conecta Vref
con el interruptor. Con esta accin concluye T1 y se inicia T2.

Fase de integracin de seal T2.

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Durante la etapa T1, la unidad lgica defini la polaridad de Vent y carg
un capacitor de referencia, Cref (no se muestra) al valor del voltaje de
referencia Vref = 100 mV. Al inicio de la etapa T 2, la unidad lgica
conecta Cref con el integrador, por lo que V ref tiene polaridad opuesta a
la de Vent. Por lo tanto, Vref produce una respuesta del integrador tipo
rampa que regresa a cero. Dado que V ref es constante, la salida de
integrador Vo disminuye en forma de rampa a velocidad constante,
como se muestra en la figura 1(a).
Cuando Vo llega a cero, un comparador le indica a la unidad lgica que
termine la etapa T2 e inicie la siguiente etapa de puesta a cero. Por lo
tanto, T2 es proporcional a Vo y, por ende, a Vent. La relacin exacta es la
siguiente:
(1)

Dado que T1 = 83.33 ms y Vref = 100 mV.

(2)

La conversin.
La etapa de la conversin de un voltaje analgico propiamente dicha,
Vent, en un conteo digital se produce durante T 2 de la siguiente manera.
La unidad de control se conecta el reloj con un contador interno decimal
con codificacin binaria. Al inicio de la etapa T 2, se desconecta el reloj
del contador al final de T2. De esta manera, el contenido de contador se
convierte en la salida digital. sta se la define T2 y la frecuencia de reloj.
(3)

Pero T2 se define por Vent de la ecuacin (1) y, por lo tanto,

(4)

Dado que la frecuencia de reloj es de 12 KHz, en el caso del ADC

7106/7107, T1 = 83.33 ms y Vref = 100 mV, la ecuacin de entrada-
salida es:
(5)
(6)
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La salida del contador se conecta a una

1
pantalla de 3 2 dgitos.

Puesta a cero.
EL diagrama a bloques de la figura 1(b) contiene una seccin
denominada puesta a cero. Durante la tercera y ltima etapa de la
conversin, Tz, la unidad lgica activa varios interruptores analgicos y
conecta un capacitor de puesta a cero Caz (No se muestra).
El capacitor de puesta a cero se conecta a travs de capacitor
integrador, Cint, y a travs de cualquier desviacin de voltaje de entrada
de los amplificadores operacionales integradores y comparadores. C az se
carga a un voltaje aproximadamente igual al voltaje promedio de error
debido a Cint y los voltajes de desvo. Durante las etapas siguientes, T 1 y
T2, el voltaje de error almacenado en Caz se conecta para eliminar los
voltajes de error que pudiera haber en C ref. Es decir, el ADC
automticamente se pone en cero en cada conversin realizada.
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Figura 1.(a)Diagrama de temporizacin de un ADC integrador de doble

pendiente tpico.
(b)Diagrama a bloques simplificado de un ADC integrador de doble
pendiente.

CONVERTIDORES PARALELOS (FLASH)

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Principio de su funcionamiento.
El ms rpido de todos los convertidores A/D es el convertidor paralelo
(flash), mostrado en la figura 2. Mediante un voltaje de referencia y un
circuito divisor de resistencias se crea una resolucin de 1V/LSB. El
voltaje de entrada analgico, Vent se aplica a las entradas + de todos los
comparadores. Sus salidas excitan un codificador de prioridad de 8 a 3
lneas. La lgica del codificador produce un cdigo binario que
representa a la entrada analgica. Por ejemplo, suponga que V ent=5.0 V.
Las salidas de los comparadores del 1 al 5 van a un nivel alto y las de los
comparadores 6 al 8 disminuyen. Como se muestra en la figura 3. La
salida digital ser de 101.

Tiempo de conversin.
El tiempo que requiere el convertidor paralelo para llevar a cabo la
conversin est determinado exclusivamente por los tiempos de
respuesta de los comparadores y las compuertas lgicas. stos son
capaces de digitalizar seales de video y de radar. La alta velocidad que
se obtiene mediante el convertidor paralelo aumenta su costo conforme
aumenta su resolucin. En conjunto la figura uno y dos nos muestran
3
que el convertidor paralelo utiliza siete comparadores ( 2 1 ) para
llevar a cabo una conversin de 3 bits. La cantidad de comparadores
necesaria para obtener una resolucin de n es de:

Cantidad de comparadores = 2n1

8
Por ejemplo, un convertidor paralelo de 8 bits requiere de ( 2 1 ) o 255
comparadores. La lgica de codificador es ms compleja, pues requiere
codificador de prioridad de 256 lneas por 8 lneas.
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Figura 2.Comvertidor A/D paralelo (flash) de tres bits (en paralelo).

Figura 3.Salida en funcin de entrada.

RESPUESTA A LA FRECUENCIA DE LOS ADC

Error de apertura.
Durante el tiempo de la conversin (Tc), el voltaje de entrada analgico

+ 1
no debe variar su valor en ms de 2 de LSB (en total, 1LSB), ya

que de lo contrario la conversin resultara incorrecta. A este tipo de
inexactitud se le conoce como error de apertura.
La velocidad de cambio de Vent en relacin con el tiempo se conoce como
velocidad de respuesta. Si Vent es una onda senoidal, su velocidad de
respuesta tiene valor mximo en los cruces por cero. La velocidad de
respuesta de la onda senoidal depende de su voltaje pico y de su
frecuencia. En el caso de un convertidor A/D, la frecuencia mxima de
una onda senoidal Vent que se puede digitalizar con una precisin de
+

1 LSB es:
2
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