Universidad Nacional San Luis Gonzaga

Facultad de Ingeniera Mecnica y Electrnica

Escuela de Ingeniera Electrnica
Departamento de Electrnica

ELECTRNICA III

CONVERSORES
A/D
Integrantes:
MARTINEZ CANDIOTE Johan

MUOZ MAIZONDO Jayro

QUISPE VSQUEZ Jairo

RAMOS HUAMANI Franklin

RAMSAY LARA Manuel

Profesor:

Seccin: VII-01
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CIRCUITOS ELECTRONICAS III CONVERTIDOR ANALOGO -DIGITAL

CONVERSORES A/D

1. Seales analgicas y digitales

Seales analgicas

Son variables elctricas que evolucionan en el tiempo en forma anloga a alguna variable fsica.
Estas variables pueden presentarse en la forma de una corriente, una tensin o una carga
elctrica. Varan en forma continua entre un lmite inferior y un lmite superior. Cuando estos
lmites coinciden con los lmites que admite un determinado dispositivo, se dice que la seal est
normalizada. La ventaja de trabajar con seales normalizadas es que se aprovecha mejor la
relacin seal/ruido del dispositivo.

Seales digitales

Son variables elctricas con dos niveles bien diferenciados que se alternan en el tiempo
transmitiendo informacin segn un cdigo previamente acordado. Cada nivel elctrico
representa uno de dos smbolos: 0 1, V o F, etc. Los niveles especficos de-penden del tipo de
dispositivos utilizado. Por ejemplo si se emplean componentes de la familia lgica TTL
(transistor-transistor-logic) los niveles son 0 V y 5 V, aunque cualquier valor por debajo de 0,8 V
es correctamente interpretado como un 0 y cualquier valor por encima de 2 V es interpretado
como un 1 (los niveles de salida estn por debajo de 0,4 V y por encima de 2,4 V
respectivamente). En el caso de la familia CMOS (complementary metal-oxide-semiconductor),
los valores dependen de la alimentacin. Para alimentacin de +5 V, los valores ideales son
tambin 0 V y 5 V, pero se reconoce un 0 hasta 2,25 V y un 1 a partir de 2,75 V.

Estos ejemplos muestran uno de los principales atractivos de las seales digitales: su gran
inmunidad al ruido.

Las seales digitales descriptas tienen la particularidad de tener slo dos estados y por lo tanto
permiten representar, transmitir o almacenar informacin binaria. Para transmitir ms
informacin se requiere mayor cantidad de estados, que pueden lograrse combinando varias
seales en paralelo (simultneas), cada una de las cuales transmite una informacin binaria. Si
hay n seales binarias, el resultado es que pueden representarse 2n estados. El conjunto de n
seales constituye una palabra. Otra variante es enviar por una lnea nica, en forma secuencial,
la informacin. Si se sabe cundo comienza, y qu longitud tiene una palabra (conjunto
ordenado de estados binarios que constituye un estado 2n-ario), se puede conocer su estado.

2. Conversin analgica / digital

Ahora partimos de una seal analgica y queremos convertirla a una representacin numrica.
Existen dos dificultades. La primera es que una representacin exacta requiere una cantidad
infinita (y continua) de estados posibles, lo cual a su vez exigira infinitos dgitos. La segunda

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dificultad est en que para obtener dicha representacin se requiere que durante un tiempo la
seal se mantenga invariable.

La primera dificultad se resuelve por medio de la cuantizacin, es decir la aproximacin

mediante un nivel tomado de entre una cantidad finita de niveles. El proceso de cuantizacin
ser asimilable al redondeo o el truncamiento de un nmero de infinitas cifras decimales.

Muestreo

Toda la tecnologa digital (e.g. audio, video) est basado en la tcnica de muestreo (sampling en
ingls). En msica, cuando una grabadora digital toma una muestra, bsicamente toma
una fotografa fija de la forma de onda y la convierte en bits, los cuales pueden ser almacenados
y procesados. Comparado con la grabacin analgica, la cual est basada en registros de voltaje
como patrones de magnetizacin en las partculas de xido de la cinta magnetica. El muestreo

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digital convierte el voltaje en nmeros (0s y 1s) los cuales pueden ser fcilmente representados
y vueltos nuevamente a su forma original.

Razn de muestreo
La frecuencia de muestreo de una seal en un segundo es conocida como razn de muestreo
medida en Hertz (Hz).

1 Hz = 1/seg

La razn de muestreo determina el rango de frecuencias [ANCH0 DE BANDA] de un sistema. A

mayores razones de muestreo, habr ms calidad o precisin.

Por ejemplo en audio digital se usan las siguientes razones de muestreo:

24,000 = 24 kHz - 24,000 muestras por segundo. Una muestra cada 1/24,000 de segundo.
30,000 = 30 kHz - 30,000 muestras por segundo. Una muestra cada 1/30,000 de segundo.
44,100 = 44.1 kHz - 44,100 muestras por segundo. Una muestra cada 1/44,000 de segundo.
48,000 = 48 kHz - 48,000 muestras por segundo. Una muestra cada 1/48,000 de segundo.

Una seal de audio muestreada a 48 KHz tiene una mejor calidad [el doble], que una seal
muestrueada a 24 KHz. Pero, una seal muestreada a 48 KHz, ocupara el doble del ancho de
banda que la de 24 KHz. Por lo que si queremos mayor calidad, lo perdemos en ancho de banda.
Cuando bajan archivos en Internet MP3 por ejemplo, stos tienen diferentes calidades, un
archivo MP3 de mejor calidad, ocupar mayor espacio en disco...

La calidad de un disco compacto [CD] equivale un muestreo de 44.1 KHz a 16 bits, ste es el
stndar. Si decimos que los archivos MP3 tienen calidad de CD, es que estn muestreados a
44.1 KHz a 16 bits.

La segunda dificultad se resuelve por medio del muestreo y la retencin. Supondremos, por
consiguiente, que la seal de entrada es constante durante el proceso de conversin.
Existen varias tcnicas de conversin analgica digital, que podran clasificarse en dos grandes
grupos: directas y realimentadas. Los conversores directos obtienen el dato digital por conteo o
por comparacin, mientras que los realimentados lo hacen mediante un conversor digital
analgico que realimenta el dato digital generado por algn sistema lgico.

Cuantizacin:

Es el proceso de convertir valores continuos [e.g voltajes] en series de valores discretos.

Por ejemplo el audio digital [e.g. MP3, WAV, etc] tienen dos caractersticas bien importantes, el
muestreo (tiempo) y la cuantizacin (nivel).

Mientras que el muestreo representa el tiempo de captura de una seal, la cuantizacin es el

componente amplitud del muestreo. En otras palabras, mientras que el muestreo mide el

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tiempo (por instancia 44,100 muestras por segundo), la cuantizacin es la tcnica donde un
evento analgico es medido dado un valor numrico.

Para hacer esto, la amplitud de la seal de audio es representada en una serie de pasos discretos.
Cada paso est dado entonces por un nmero en cdigo binario que digitalmente codifica el
nivel de la seal. La longitud de la palabra determina la calidad de la representacin. Una vez
ms, una palabra ms larga, mejor la calidad de un sistema de audio (comparando una palabra
de 8 bits con una de 16 bits o 32 bits) (ver figura).

El bit de resolucin de un sistema define el rango dinmico del sistema. 6 dB es ganado por cada
bit.
Por ejemplo:

8 bits equivale a 256 estados = 48 dB

(decibeles)

16 bits equivalen a 65,536 estados = 96

dB.

Entonces, se debe de tomar muestras a

tiempos menores y se debe de cuantizar a
mayores niveles (bits), si sucede lo
contrario suceden errores de
cuantizacin.

2.1. Mtodos directos de conversin A/D

Entre stos se encuentran los conversores de integracin de doble y simple rampa y los flash
(en paralelo). Veremos cada uno de ellos.

2.1.1. Conversores flash (en paralelo)

Consisten en una serie de comparadores que comparan la seal de entrada con una referencia
para cada nivel. El resultado de las comparaciones ingresa a un circuito lgico que cuenta los
comparadores activados. En la figura 36 se muestra un ejemplo de conversor flash de 3 bits. Las
referencias para cada nivel se obtienen con un divisor resistivo mltiple. Los valores de las
resistencias extremas difieren de las restantes para lograr que la conmutacin de un cdigo al
siguiente se produzca a mitad de camino del intervalo que corresponde a ese cdigo. As, si Vref
fuera 8 V, las conmutaciones se efectuaran en 0,5 V, 1,5 V, 2,5 V, etc.

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La ventaja de este tipo de conversores es que la conversin es prcticamente en tiempo real,

salvo el tiempo de conmutacin de los comparadores y la lgica. La des-ventaja es que cuando
la resolucin es alta requiere una gran cantidad de comparadores, cuyo offset debe ser menor
que 1 LSB. Adems, las capacidades de entrada se suman, lo cual atenta contra las altas
velocidades que augura el mtodo de conversin. En los casos de resoluciones altas, la
conversin se suele realizar en dos etapas, es decir que se usa la mitad de comparadores y en la
segunda etapa se les agrega una tensin de referencia que los desplaza. En este caso se utilizan
circuitos lgicos secuenciales.

Al principio estos conversores no iban mucho ms all de los 6 bits. Hoy en da alcanzan
fcilmente los 12 bits. Algunos ejemplos son los integrados AD9002 (8bits), AD9020 (10 bits) y
AD9022 (12 bits).

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2.1.2. Conversor de simple rampa

En este tipo de conversores se utiliza un integrador con un capacitor que se carga a pendiente
constante hasta alcanzar la tensin a convertir, instante en que cesa la integracin. El tiempo
querido es proporcional a la tensin de entrada, y puede medirse con un contador que cuente
ciclos de un reloj. En la figura se muestra un esquema correspondiente a este tipo de conversor

El integrador comienza a integrar la tensin V REF obtenindose

=
.

Mientras v1 < vi el comparador est alto, permitiendo que los pulsos del oscilador pasen a la
entrada de reloj de un contador. Cuando V1 Vi, el comparador conmuta, inhibiendo los pulsos
de reloj. El contador queda entonces con su cuenta retenida. Dicho valor es

= [ 0 ] = [ ]

Donde [] es la parte entera del argumento. Eligiendo = 2 se obtiene un conversor de n

bits.

Este circuito tiene al menos dos inconvenientes:

1) la exactitud depende de fck

2) tambin depende de R y de C, requiriendo componentes no slo de bajas tolerancias sino

tambin de bajas derivas trmicas.

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2.1.3. Conversor de doble rampa

Este esquema permite independizarse de la precisin de fck, R y C. La conversin de hace en dos

etapas. En la primera se realiza una integracin de la tensin de entrada durante un tiempo fijo,
y en la segunda se produce la descarga, con pendiente fija, durante un tiempo que depende de
la cantidad de carga acumulada.

La conversin se realiza contando pulsos de reloj durante el tiempo de descarga del integrador
hasta que ste retorna a 0. En general, el tiempo fijo T es:

2
=

y se toman las pendientes como p1 = vi / RC y p2 = Vref / RC. En la figura se muestra un

circuito que realiza esta funcin.

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El ciclo comienza cuando se resetean, simultneamente, el contador y el flip-flop FF. Entonces

la llave LL conecta la tensin vi, por lo tanto a la salida del integrador tenemos

() = + (0)

Dado que inicialmente Vc(0) < 0, la salida del comparador es baja, inhibiendo los pulsos del reloj.
Cuando Vc(t) pasa por 0 se habilita el reloj, y el contador cuenta hasta llegar al mximo valor
(11...1), luego de lo cual el MSB pasa nuevamente a 0, haciendo conmutar el flip-flop. El tiempo
total transcurrido es

2
=

donde fck es la frecuencia de los pulsos del reloj. Al cabo de este tiempo tenemos

2
() =

Luego la llave LL conmuta, pasando a integrar Vref. Entonces

2
() = ( )

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El conteo prosigue hasta que vC(t) = 0, por lo tanto

2
( ) =

La cuenta alcanzada ser D = [(t T)fck], donde [] es la parte entera. Finalmente,

2
=[ ]

Este valor no depende ni de RC ni de la frecuencia, del reloj, en tanto ambos valores se

mantengan constantes durante ambas rampas. El rango mximo de entrada es

En la figura se resume la operacin durante el ciclo de conversin.

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Es posible transformar este conversor, originalmente unipolar, en bipolar, para lo cual basta
desplazar la entrada, sustituyendo el amplificador de entrada por un sumador, como se muestra
en la figura 41 (en este caso el resultado se presenta en complemento a 2). Al cabo de 2n cuentas
tendremos

2
= ( + )
2

de manera que, con el mismo razonamiento anterior, se tiene

2
= [( + ) ]
2

Por ejemplo, si vi = Vref / 2, resulta D = 0; si vi = 0, D = 2n-1; y si vi Vref / 2, D = 2n 1. Se

obtiene el resultado en cdigo binario desplazado. Negando el MSB se obtiene en
complemento a 2.

Una desventaja inherente a este tipo de circuitos es que el tiempo de conversin es elevado.
Podra disminuirse reduciendo RC y aumentando la frecuencia de los pulsos del reloj, pero ello
no es conveniente. Porque si se reduce R aumentan los errores debidos a la cada en la
resistencia no nula de la llave, y si se reduce C aumentan los errores debidos a las corrientes
parsitas

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2.2. Mtodos realimentados de conversin A/D

Operan generando digitalmente un cdigo (de acuerdo con alguno de varios criterios), el cual
se aplica como entrada digital a un conversor D/A. La salida de ste se compara con la entrada,
y segn el signo del error se incrementa o no el cdigo.

2.2.1. Conversor de rampa discreta

En este caso el generador de cdigo es un simple contador ascendente. La estructura est

ilustrada en la figura. Al resetear el contador, el conversor D/A aplica una tensin nula al

comparador. Si vi > 0, la salida del comparador es alta, la compuerta AND deja pasar los pulsos
del reloj, el contador comienza a incrementar el nmero aplicado en el D/A y ste comienza a
aumentar en forma escalonada la tensin en el terminal (- ) del comparador. Esta situacin se
mantiene hasta que la tensin (-) supera a vi. En ese instante la salida del comparador baja e
inhibe, a travs de la compuerta AND, el conteo. El valor digital D se mantiene entonces
invariable hasta un nuevo reset.

2.2.2. Conversor de balance contino

El conversor anterior requiere ser reseteado para cada conversin, y por lo tanto se requieren
hasta 2n 1 ciclos de reloj para completar una conversin. Conceptualmente, el reset puede
interpretarse como un conteo descendente rpido, y en ese caso se efectuaba externamente al
conversor (ya sea manual o automticamente).

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Supongamos ahora un contador capaz de contar hacia arriba o hacia abajo (up/down) segn el
nivel de una seal de control. Tendremos as un conversor que responde muy rpidamente a
variaciones pequeas. Tal esquema, denominado conversor de balance continuo, se muestra
en la figura.

Una desventaja es que siempre cambia de valor, aun con entrada constante, ya que siempre
se pasa para uno u otro lado, oscilando con una amplitud de un LSB. Una solucin sera
ignorar el bit menos significativo, o bien utilizar un conversor con un bit ms de lo necesario.

5.2.3. Conversor de aproximaciones sucesivas

En la figura 45 se muestra la estructura de un conversor analgico-digital de aproximaciones

sucesivas, uno de los ms utilizados en la actualidad pues permite una considerable velocidad
de conversin y resolucin alta a un bajo costo. La estructura es similar a la de los casos
anteriores, pero reemplazando el contador por un registro de aproximaciones sucesivas.

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El funcionamiento, ejemplificado en la figura 46, es el siguiente. Al dar una seal de inicio de la

conversin, el registro aplica un 1 en el MSB (bit n) del conversor D/A y 0 en el resto de los bits.
La salida del D/A ante dicho cdigo (1000...0) se ubica en la mitad de la escala (Vref / 2). Si vi
Vref / 2, el MSB queda fijado definitivamente en 1. Si, por el contrario, vi < Vref / 2, el MSB vuelve
a 0. En el paso siguiente, con independencia del valor fijado previamente para el MSB (bit n), el
bit n 1 es llevado a 1. Nuevamente, si vi supera el valor que ante ese cdigo (x100...0) genera
el conversor D/A, el 1 se conserva; de lo contrario, vuelve a 0. En el tercer paso se procede de
igual manera: se lleva el bit n 2 a 1 y se compara la entrada con la salida del D/A ante ese
cdigo (xx10...0) y, segn el resultado, se conserva el 1 o se lo lleva a 0. El proceso contina hasta
que se llega al LSB (bit 1). Una vez decidido el valor de ste, queda concluida la conversin.

Con este tipo de conversor el tiempo de conversin es de n ciclos de reloj, en lugar de 2n (o an

mayor) como en los otros casos. Adems de la velocidad, resulta importante el hecho de que en
k ciclos de reloj (k n) quedan garantizados los k bits ms significativos. Lo cual permite utilizar
un mismo conversor con mayor velocidad si no se requiere la mxima resolucin.

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Es importante observar que, a diferencia del conversor de balance continuo o el flash, en este
caso se requiere que la entrada se mantenga rigurosamente constante, de lo contrario podran
producirse errores muy groseros. En efecto, una vez que los bits ms significativos han quedado
fijados, ya no es posible cambiarlos hasta la prxima con-versin, por lo cual el proceso contina
buscando la mejor aproximacin que sea posible con los restantes bits. Por esta razn se
requiere un sample and hold a la entrada.

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