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TEMA VIII
1. Sntesis de Diseo de Circuitos Lgicos.
Sntesis se entiende como la obtencin de circuitos lgicos, a partir de una
descripcin inicial que utiliza el lenguaje convencional y luego es transferida a una
tabla de verdad.
Una tabla de verdad es una representacin bsica de una funcin lgica, en la cual
se listan las salidas del circuito lgico para las posibles combinaciones de entrada.
Las combinaciones de entrada estn ordenadas por renglones (lneas) y cada
rengln contiene su salida respectiva. Por ejemplo, la tabla de verdad para una
funcin lgica de 3 variables, tendr 8 lneas para 8 combinaciones de entrada,
conteniendo cada lnea, su salida respectiva. En la tabla se ilustra una funcin de 3
variables para el caso mencionado.
Rengln o lnea A B C Funcin de salida Mintrmino Maxtrmino
0
0 0
F(0,0,0)
A'B'C'
A+B+C
0 1
F(0,0,1)
A'B'C
A+B+C'
0 1 0
F(0,1,0)
A'BC'
A+B'+C
0 1 1
F(0,1,1)
A'BC
A+B'+C'
1 0 0
F(1,0,0)
AB'C'
A'+B+C
1 0 1
F(1,0,1)
AB'C
A'+B+C'
1 1 0
F(1,1,0)
ABC'
A'+B'+C
1 1 1
F(1,1,1)
ABC
A'+B'+C'
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Trmino suma: Un solo literal o una suma lgica (suma booleana) de dos o
ms literales.
Ejemplo: X, X + Y,X+Z, X+Y+Z, X+Y+Z
Un trmino suma es 1 cuando cualquier literal que lo compone es 1.
Ejemplo: El trmino X+Y+Z es 0 para X=0 Y=1 Z=1 y es 1 para el resto de
combinaciones. El valor en binario ser 011 3 en decimal.
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