METODOLOGA PARA GENERACIN DE CDIGO A PARTIR DE MODELOS EN REDES DE

PETRI JERARQUICAS
German Zapata Madrigal
Profesor Asistente Universidad Nacional de Colombia sede Medelln - Colombia.
gdzapata@unalmed.edu.co
John William Branch
Profesor Asistente Universidad Nacional de Colombia sede Medelln - Colombia.
jwbranch@unalmed.edu.co
Luis Fernando Quintero Henao
Ingeniero industrial, Universidad Nacional de Colombia sede Medelln Colombia
luisquintero@universia.net.co
Carlos Andrs Gonzlez
Ingeniero electricista, Universidad Nacional de Colombia sede Medelln - Colombia.
Carlos Andrs Medina
Ingeniero electricista, Universidad Nacional de Colombia sede Medelln - Colombia

Resumen: En este trabajo se presenta una metodologa para la generacin automtica de

cdigo para controladores lgicos programables, segn la norma IEC 61131-3. A partir
del modelo del automatismo construido en redes de Petri jerrquicas, se presentan las
reglas para generar el cdigo en lenguaje de instrucciones, para garantizar con ello la
portabilidad. Se retoman definiciones ya planteadas en la literatura referente al
formalismo de la redes de Petri y se hace un aporte sobre la sintaxis y semntica de ste
para que sea implementable en PLCs. Esta metodologa permite aprovechar tcnicas de
ingeniera de software como la programacin orientada a objetos y las capacidades de alto
nivel embebidas en los controladores lgicos, para resolver problemas complejos de
automatizacin industrial va modularizacin y reusabilidad del cdigo.
Palabras claves: Redes de Petri, mtodos formales, lenguajes de programacin, modelos,
automatizacin, diseo de controladores.

1. INTRODUCCIN
El controlador lgico programable (PLC) sigue
siendo el equipo de mayor aceptacin por parte de la
industria para el control de sistemas discretos
automatizados. Sus aplicaciones presentes y futuras
se caracterizan por la integracin con otros
dispositivos y sistemas (Castillo, 1998; Jaafar, 2004),
y por que ahora no slo realizan operaciones
secuenciales,
sino
tambin
rutinas
de
autodiagnstico, control supervisorio, diagnstico de
fallas de sensores, recuperacin despus de fallas,

enlaces con niveles de automatizacin jerrquicos

superiores,
participacin
en
redes
de
comunicaciones, manejo de recetas, e incluso,
controlan procesos por lotes y procesos continuos.
Adems, requieren ser lo suficientemente flexibles
para ser capaces de adaptar rpidamente las
estrategias de control a los cambios que requiera el
proceso. Esta creciente complejidad en los procesos y
en exigencias de desempeo ha generado tambin un
aumento en la complejidad de los programas de
control lgico, lo que lleva a que las tcnicas
convencionales de programacin sean reemplazadas
por tcnicas que utilizan metodologas formales de

diseo, que garanticen tiempos de desarrollo ms

cortos y soluciones ms confiables, sistemticas y
seguras (Jaafar, 2004; Frey y Lotear 2000; Frey,
2002).
Se plantea adems, que las tcnicas de programacin
deben migrar hacia la programacin en alto nivel
(Uzam y Jones, 1996) y aprovechar el potencial de la
programacin orientada a objetos (Fogel, Kocian, y
S.J., 1994). En este sentido la norma IEC 61131-3
(Norma IEC 61131-3) define las especificaciones de
la sintaxis y semntica de los lenguajes de
programacin de PLCs, incluyendo el modelo de
software y la estructura del lenguaje. Esta norma
define cinco lenguajes de programacin, sin permitir
particularidades distintivas (dialectos). Los lenguajes
consisten en dos de tipo literal, lista de instrucciones
(IL) y texto estructurado (ST). Tres Grficos,
diagrama de contactos (LD), Diagrama de bloques
funcionales (FBD) y Grfico de Secuencia de
Funciones (SFC). La programacin puede ser
evaluada mediante tcnicas de ingeniera de software
y soportada por plataformas formales robustas que
permitan validar, tambin formalmente, el
desempeo del sistema bajo control.
Adems de la tcnica de programacin, se plantea la
utilizacin de una metodologa formal para modelar
los algoritmos de control y que adems permita el
diseo orientado a objetos (Galn y Caete, 2002).
Las redes de Petri Jerrquicas (HPN) responden a
estos requerimientos. Como una herramienta
matemtica y grfica, proveen un ambiente uniforme
para el modelamiento, el anlisis formal y el diseo
de algoritmos de control lgico. Una de las mayores
ventajas del uso de modelos de Redes de Petri es que
el mismo modelo es usado para el anlisis de las
propiedades de comportamiento y la evaluacin de
desempeo. Posterior a la validacin y verificacin
del algoritmo de control (Kearney y Mlilo, 1996;
Brinksma, y Mader, 2000), se exige que el mtodo de
diseo plantee unas directrices para la conversin del
modelo al lenguaje de programacin del PLC, segn
la norma IEC 61131-3 (Frey y Litz, 2000; Feldmann
y otros, 1999).

2. REDES DE PETRI JERARQUICAS (HPN)

Los primeros modelos en redes de Petri para
controladores lgicos se basaron en las redes
interpretadas (IPN) y temporizadas (Klein, Frey y
Minas, 2003; Silva, 1985; Zhou,1998), las cuales
tienen en cuenta la interaccin del controlador con su
ambiente, asociando estados y eventos a los modelos
y relacionndolos con la periferia del proceso
(sensores y actuadores).
Para definir las HPN, se considera inicialmente la
definicin de las interpretadas (Klein, Frey y Minas,
2003), para lo cual se tiene una IPN como la subtupla (P, T, A, B, M0, I, Q, , , ), donde P y T son
los conjuntos de lugares y transiciones; A y B son las
matrices de incidencia previa y posterior; M0 es el
marcaje inicial; I y Q son los vectores de las seales
de entrada y salida respectivamente; es la
receptividad de la transicin; la funcin de salida y

la funcin de tiempo.
En un modelo IPN, una transicin ti sin retardo
dispara si y solo los lugares de entrada de la
transicin ti tienen al menos el mismo nmero de
marcas, que de arcos que van hacia la transicin
(sensibilidad) y que el producto de evento por la
condicin booleana sea diferente de cero
(receptividad). Para una transicin ti retardada
dispara despus de transcurrido un tiempo i si y solo
si est sensibilizada y el producto del evento de fin
de temporizacin y la condicin booleana es distinto
de cero.
Para las redes jerrquicas, se plantean dos mtodos
de jerarquizacin: la fusin de lugares y la
sustitucin de transiciones. Estos mtodos permiten
descomponer un modelo complejo en subredes y
mdulos. La Fig. 1 muestra una red jerarquizada.
Una HPN se define como la tupla (IPN, D,) donde
IPN es una red interpretada; D un conjunto de fusin
de lugares (F) y es una funcin que asocia las
transiciones ti T con subredes (ti).

Este trabajo presenta una metodologa para generar

el cdigo IEC a partir de modelos del automatismo
en HPN. Para ello se requiere, adems de la
definicin del formalismo, la presentacin de las
tcnicas de jerarquizacin y modularizacin, la
simbologa empleada para representar mdulos y
subredes y las reglas para generar el programa en
lenguaje de instrucciones, a partir de la dinmica de
la red, la asignacin de acciones y el llamado de
mdulos y subredes.
El artculo est organizado como sigue. En las
secciones 2 y 3 se describe el formalismo de las HPN
y las tcnicas de jerarquizacin; en la seccin
siguiente se ilustra la metodologa para la generacin
automtica de cdigo y finalmente, se presentan las
conclusiones de la metodologa.

Fig. 1. Red de Petri jerrquica.

La Fusin de lugares es un conjunto de lugares
considerados para ser idnticos, es decir, ellos
representan un solo lugar conceptual y se define de
manera formal como sigue:

pi F: pj F / pi pj = pi pj=
(pi) = (pj) M(pi) = M(pj), donde p y p
representan los conjunto de transiciones de entrada y
salida a un lugar respectivamente.
Grficamente, los conjuntos de fusin de lugares se
etiquetan con FG. La Fig. 2 muestra un ejemplo.

La red principal es una HPN que administra los

llamados a las otras componentes y constituye el
nivel de jerarqua ms alto. Puede contener mdulos
o subredes de menor jerarqua.

p1

FG P1

FG

P1

(t3)
t1

t2
p3

t2
p2

(pin)

(p1)

FG P1

t1

(t11)

t1

(p3)

HS Inicio

p3

t2
t2

Las transiciones que contienen las subredes se

representan grficamente mediante un rectngulo
ampliado y con una etiqueta (HS) junto con el
nombre de la subred y la relacin de los lugares que
habilitan y deshabilitan la HS con Pin y Pout
respectivamente, para distinguirlas de las
transiciones de la IPN. La sustitucin de transiciones
no puede tener asociado una funcin . Para una
subred, el lugar de entrada se hace visible por una
etiqueta Pin. De igual forma el lugar de salida se
etiqueta con Pout. El prelugar y el postlugar de una
HS sern llamados socket de entrada y de salida
respectivamente (Jensen, 1997). La Fig. 3 muestra un
ejemplo de la representacin grfica.
3. MODULARIZACION Y REUSABILIDAD
Un modelo de un automatismo secuencial se puede
descomponer de manera jerrquica, mediante una red
principal, mdulos y subredes.

(t12)

HS Inicio
P2 Pin
P3 - pout

Fig. 2. Fusin de lugares

Sustitucin de transiciones. Una subred se define
como una red asociada con una transicin ti denotada
por HS = (ti). La subred es en s misma una HPN
con las siguientes restricciones:
- Existe exactamente un lugar de entrada Pin y
exactamente un lugar de salida Pout.
- La subred es pasiva, es decir, mientras la subpgina
asociada con la sustitucin de transiciones no est
habilitada, las transiciones dentro de la subred no
estn habilitadas y la subred no influencia ninguna
seal de salida.
- Los conjuntos de seales de entrada y salida de la
subred son subconjuntos de los respectivos conjuntos
en la HPN.
Una subred se define como: (ti) = HS = (Ps, Ts, As,
Bs, M0s, Is, Qs, s, s, s, s, Pin, Pout) con las
siguientes propiedades:
Pin Ps con Pin = , Pout Ps con Pout = ,
p ti : M(p) = 0 M(pin )= 0 M(p) = 1
M(pin ) = 1, p ti : M(p) = 0 M(pout ) = 0
M(pout ) = 1 M(p) = 1, Is I, Qs Q,
Ps P = , Ts T = .

(p12)

P1 Pin
P2 - pout

(p2)

(p0ut)

Fig. 3. HPN con sustitucin de transiciones y fusin

de lugares
Los mdulos son redes que realizan tareas
especficas y pueden ser de tres tipos: mdulos,
mdulos reutilizables y mdulos reutilizables
instanciados por FG. Las subredes son redes
instanciadas por HS y pueden ser reutilizables o no
reutilizables.
En la Tabla 1 se indica la simbologa para los
diferentes niveles de jerarqua. Este smbolo se ubica
en la esquina superior izquierda de la pgina que
representa el modelo. En la pgina de la red principal
se coloca el smbolo de la red principal y debajo de
ste, los nombres de las subredes y mdulos de
menor jerarqua, como puede verse en la Fig. 4.
Tabla 1. Smbolos de los diferentes niveles de
jerarqua de una HPN
Modelo
Red principal
Subred
Subred reutilizable
Modulo
Modulo instanciado por FG
Modulo reutilizable
P
S
1
MF 1

FG P1

FG P1

t1
(t6)

P_6

(p6)
(t5)

FG P5

P_2

t2
P_3

(p5)

(p1)
(t1)
(p2)
HS Inicio

(p3)

P2 Pin
P3 - pout

(t3)

M 1

(t4)

Smbolo
P
S
SR
M
MF
MR

FG P4

(p4)
M 1

Fig. 4. Representacin grfica de la red principal.

La red principal tiene asociada una tabla que

contiene las funciones de entrada y de salida
correspondientes a las transiciones y lugares, tal
como se muestra en la Tabla 2. Para las transiciones
interpretadas, la funcin contiene la receptividad y
para las transiciones jerrquicas, la funcin contiene
el smbolo HS. Para los lugares, la funcin contiene
el set (S) y el reset (R) de la salida correspondiente.
Tabla 2. Tabla de funciones para la red principal de
la Fig. 4

Tabla 3. Funciones para la subred reutilizable SR1

Tran.

Funcin

Lugar

Funcin

t16

(t16) = X1

Pin

(pin)=SY1

t17

(t17) = X2

Pout

(pout)=RY2

t18

(t18) = X3

P16

(p16)=SY3

t19

(t19) =X 4

P17

(p17)=RY4

T20

(t 20) = X 5

P18

(p18)=SY5

P19

(p19)=RY5

Tran.

Funcin

Lugar

Funcin

t1

(t1) = I0

P1

(p1)=RQ0

t2

HS

P2

(p2)=SQ1

Para dos llamados de SR1 se tiene la Tabla 4 de

direccionamiento indirecto.

t3

(t2) = I1I2

P3

(p3)=SQ2

(t3) = I3

P4

(p4)=RQ2

Tabla 4. Direccionamiento indirecto para la SR1

t4
t5

(t4) = I0+I4

P5

(p5)=RQ3

t6

(t5) = I5

P6

(p6)=RQ1

Las subredes tienen asociada una tabla de funciones

de entrada y de salida correspondientes a las
transiciones y lugares, pudiendo conservar para ello
la estructura de la Tabla 2.
Las subredes reutilizables son instanciadas por
varias HS y tienen asociada una tabla que contiene
las funciones de entrada y de salida en funcin de
variables genricas de tipo IN, OUT, IN_OUT
definidas por la norma IEC. En la Tabla 3 se ilustran
las funciones para la red de la Fig.5.
Adems, la subred reutilizable tiene una tabla que se
denomina tabla de direccionamiento indirecto en la
cual se encuentran los parmetros correspondientes a
las variables (IN, OUT, IN_OUT) para cada
instancia como se muestra en la Tabla 4.
Cuando una HS este relacionada con una SR, el
nombre de instancia de la SR deber llevar un
subndice para reconocer la parametrizacin que le
corresponde
SR

Variables

IN
X1
X2
X3
X4
X5
IN_OUT
Pin
Pout

SR11

SR12

Variables

SR11

SR12

I0
I1
I2
I3
I4

I5
I6
I7
I8
I9

OUT
Y1
Y2
Y3
Y4
Y5

Q0
Q1
Q2
Q3
Q4

Q5
Q6
Q7
Q8
Q9

P2
P3

P20
P21

Las funciones asociadas a los mdulos conservan la

estructura de la tabla 2. Las tablas de funciones y
direccionamiento indirecto de los mdulos
reutilizables son similares a las de las subredes
reutilizables, pero con la diferencia que no tienen Pin
ni Pout.
La tabla de direccionamiento indirecto de los
mdulos reutilizables instanciados por FG es similar
a la de direccionamiento indirecto de los mdulos
reusables con la diferencia de que su lugar de inicio
(FGi) deber estar en la tabla de direccionamiento
como variable tipo IN_OUT que lo relacionar con el
FG que lo invoca. Para salir de un mdulo de este
tipo, debe hacerse por medio de un FG.

4.

Pout
(t20)

Pin

(t19)
P_18

4.1 Unidades de organizacin de programa (POUs).

(t16)

P_19
P_16

(p17)
(t18)

(t17)
P_17

Fig. 5. Subred reutilizable.

GENERACIN DE CDIGO IEC.

El estndar IEC 61131-3 describe los programas,

funciones y bloques funcionales (Function Blocks,
FBs) como diferentes tipos de POUs (Program
Organization Units), y pueden ser utilizados varias
veces a lo largo de las distintas partes que componen
una aplicacin. Adems, la IEC 61131-3 provee
lenguajes estandarizados y mtodos de ejecucin de
programas para que un amplio rango de problemas
tecnolgicos puedan ser programados como
elementos de software independientes del fabricante.
Para la generacin automtica de cdigo, se debe
realizar la interpretacin de cada elemento que

compone la HPN: red principal, subredes y mdulos

y de los lugares y transiciones, como se muestra en la
Fig. 6. Un POU tipo programa es la equivalencia de
red principal y un POU tipo bloque de funcin es la
equivalencia de subredes y mdulos.
Proceso modelado en
HPN

Programa de PLC
Lenguaje IL

Red principal

Programa

Subredes

Bloque de funcin

Mdulos

Bloque de funcin

LD
AND
S
R

Lugar_1
I1.0
Lugar_2
Lugar_1

Pre_lugar
Condicin de disparo
Post_lugar
Pre_lugar

Fig. 9. Codificacin de la dinmica de la red.

LD Lugar_1
S
Y1
R
Y2

Si el lugar_1 esta marcado

Se setea la salida1 y
y se resetea la salida2

Fig. 6. Interpretacin de una HPN a POUs basado en

IEC 61131-3

Fig. 10. Asignacin de acciones

Para la generacin de cdigo texto se extrae de la

norma IEC 61131-3 un formato de programa como
se ilustra en la Fig. 7.

4.3 Llamado de modulos y subredes.

Zona

Declaracin de variables
Inicializacin (inicializa funciones o
bloques de funcin)
Cuerpo de cdigo (representa la
estructura de la red)

Fig. 7. Formato de programa.

La Fig. 8 ilustra el formato para la generacin de
cdigo conforme a la norma 61131-3.
PROGRAM HPN
VAR
TEMPORIZ. TON;
START AT%Ix1: BOOL;
STOP AT%Ix2: BOOL;
SY1: BOOL
RY2: BOOL;
END_VAR

Zona de
declaracin

TEMPORIZ(IN:=%IX1,PV:=TIEMPO)

Zona de
inicializacin

LD I1
ANDN I2
S Y1
R Y2

Subredes. Debido al comportamiento dinmico de las

subredes asociadas a HS y que tanto el socket de
entrada a la HS y el Pin como el socket de salida y el
Pout se comportan como FGs, el Pin y el Pout se deben
declarar como variables IN-OUT dentro del
correspondiente bloque de funcin que contenga la
subred. Dada la definicin de pasividad de las
subredes, el cdigo debe garantizar su existencia.
Esto se logra declarando una variable que
condicionar el bloque de funcin asociado a la
subred, esta variable se activara cuando se active el
socket de entrada y se desactivara cuando se active el
socket de salida. La Fig. 11 ilustra el cdigo en
lgica de contactos para el llamado de subredes.
t2
p2
p1

t1

Zona cuerpo
de cdigo

pin
t4

HS Inicio

P2 Pin
P3 - pout

pout

p3

END_PROGRA,

Fig. 8. Formato para la generacin de cdigo IEC

61131-3

p1

(t1)

p2

V_enable

EN

p1
R

4.2 Codificacin de la dinmica de la red.

SR

p2

Pin

p3

Pout

pin (t4)

pout

V_enable
S

La dinmica de la red de una HPN se garantiza al

realizar la transformacin de transiciones. Este es el
primer paso que se debe llevar a cabo en la
generacin de cdigo. Este paso consiste en la
correspondencia uno a uno de los elementos que
componen la red con el segmento de cdigo
desarrollado, tal como se muestra en la Fig. 9.

Fig. 11. Llamado de subredes.

Asignacin de acciones. Despus de tener toda la

estructura dinmica de la red traducida a lenguaje
texto IEC, se procede a realizar la asignacin de
acciones asociadas a las variables correspondientes a
los lugares de la red como ilustra en la Fig. 10.

Mdulos. Los mdulos (M), los mdulos reutilizables

(MR) y los mdulos reutilizables instanciados por
FG (MF), no estarn condicionados, simplemente los
bloques de funcin asociados a estos sern llamados

S
V_enable
R

con CALL. Para los mdulos reutilizables asociados

a FG (MF) se debe declarar dentro del bloque de
funcin asociado al mdulo una variable de entrada
FGi, (tipo IN_OUT), la cual tendr asociado el lugar
FG que invoca el mdulo, igualmente se debe
declarar dentro del bloque de funcin asociado al
mdulo una variable de salida FGo, (tipo OUTPUT),
la cual tendr asociado el lugar FG que retorna la
marca a otra POU. La Fig. 12 ilustra el llamado de
los mdulos MF.
MF 1

p1

FGi
FG0

t3

t1

t2
p2

p4

p3

MF1

t4

MF2

p2

FGi

p3

FGi

p1

FG0

p1

FG0

Fig. 12. Llamado de mdulos MF.

CONCLUSIONES Y FUTUROS DESARROLLOS
Se ha presentado una metodologa para generar de
manera automtica el cdigo para PLC, de
conformidad con la norma IEC 61131-3. A partir de
un modelo del algoritmo de control en redes de Petri
jerrquicas, se presentan las reglas para la
codificacin del programa en lenguaje de
instrucciones, para garantizar as la portabilidad.
La correspondencia uno a uno de los lugares, los
mdulos, subredes y las transiciones en la red
jerrquica, con variables, los POUs y los segmentos
en el cdigo respectivamente, con el modelo formal
del programa de PLC, permiten la fcil
reinterpretacin
y modificacin del cdigo,
demostrando as que las HPN son un mtodo formal
robusto para el diseo de automatismos industriales.
La metodologa contiene adems mtricas de
transparencia y criterios de exactitud que no fueron
presentados en este trabajo.
Se presentaron tambin las tablas asociadas a los
componentes jerrquicos (mdulos y subredes) y se
aplic el concepto de red reusable, las cuales
representan un menor tiempo en el diseo y en la
verificacin y validacin del programa generado.
Esta metodologa ha sido probada exitosamente en
aplicaciones
industriales,
tales
como
la
automatizacin de subestaciones de energa elctrica
y la automatizacin de procesos de recubrimiento
metlico.
Futuros trabajos estn enfocados hacia la
automatizacin de la metodologa y a la explotacin

de las capacidades de programacin de los PLCs en

alto nivel, usando como plataforma formal para el
modelamiento, las redes de Petri coloreadas
jerrquicas.
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