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A continuacin se muestran los layout de los mdulos que conforman una etapa de 1.5bits
de un convertidor analgico digital tipo pipeline.
- Sub DAC
El Sub_DAC es un dispositivo sencillo pues es un elemento digital, en la figura 1 se
muestra el esquemtico del dispositivo.
Como se puede apreciar en la figura 3, su layout, es muy sencillo, si tomo algo de tiempo,
pues se trat de reducir en lo posible el rea que ocupaba, y bajo algunas sugerencias que el
Dr. Esteban nos realiz, se pudo reducir ms y con una mejor simetra, el resultado es el
mostrado en la figura 3. Esta celda paso fcilmente las pruebas DRC, EXTRACTED y
LVS, las pruebas de ello se muestran en las siguientes figuras.
.
Figura 6 Inicializando prueba LVS para el Sub_DAC
El dispositivo anterior no fue un gran problema llevar acabo el diseo de su layout, el verdadero
problema radica en realidad en los sub mdulos ADC y 2x_gain. El primero al cual nos
enfrentamos fue en realizar el sub_ADC, su esquemtico es el siguiente:
Para poder hacer el CMP_2, el trabajo se divido en dos mdulos aparte un circuito SH y un
circuito CMP_1, esto con la finalidad de facilitar el trabajo al momento de unirlos y formar
el CMP_2.
Este circuito, tambin fue sencillo de realizar, pues en realidad tiene muy pocos
transistores, y todos sus transistores actan como switches, que lo nico que hacen es
trasferir potencial elctrico de un punto a otro, es por eso que circula muy poco corriente a
travs de ellos. No se aplic una tcnica muy elaborada, solo se acomodaron de tal forma
que ocupara el menor espacio posible, lo ms complicado que se podra decir de este
circuito fue la elaboracin de los capacitores que no son muy grandes pues se deben tener
una capacitancia de un valor de 100fF y 300fF, un valor muy pequeo. Para el capacitor de
300fF, se van acoplar 3 capacitores de 100fF en paralelo. Para el clculo de rea de los
capacitores se realiz el siguiente anlisis, el mismo que se realiz en clase.
100
873
10
10
114.5475372 m
Y W = L, por lo tanto:
"114.5475372m
10.70268832m
Esta es una primera aproximacin de la longitud de uno de sus lados del capacitor, pues a
esto todava se debe considera el espacio que toma los contactos y el rea realmente
efectiva, y el espaciamiento que se deja por parmetros y errores de proceso. El layout de
este circuito se muestra en la figura 14.
Para validar que el capacitor se calcul y e labor de manera correcta, se realiz el extrado
del puro capacitor, y estos son los resultados, el capacitor elaborado muestra un valor de C
= 103.7fF, un valor muy cercano al que se esperaba obtener de C = 100fF.
Una vez validado el capacitor se procedi a realizar las pruebas de DRC, EXTRACTED y
LVS a todo el circuito.
Para el diseo del layout del CMP_1 se aplicaron las tcnicas Euler, e interdigitado, este es
uno de los dispositivos que ms tiempo consumi, pues el nmero de transistores de este es
mayor. En la figura 21 se muestra el esquemtico y el figura 22 el smbolo del dispositivo.
Con estos layout podemos ya pasar a elaborar el CMP_2, estos son sus resultaos:
El CMP_2, fue uno de los Layout ms complicados, sobre todo por el mtodo que se trat
de utilizar para su elaboracin y captura en el simulador, pero superados esos obstculos se
lograron los siguientes resultados y estos son los resultados a nivel Layout:
Con esto resultados, se logr unos de los objetivos fundamentales, pues el CMP_2 es un
elemento fundamental del Sub_ADC y de los ms complicados. Una vez completado el
CMP_2, se procedi a armar por completo el Sub_ADC.
Con esto ya se cuenta con 2 mdulos de 3 que conforman al sub mdulo ADC de 1.5bits,
tipo pipeline; la verdad este es un proyecto bastante elaborado y algo complicado, pero se
va avanzando, lamentablemente no a la velocidad que necesita y se exige.
El 2x_Gain, el cual este mdulo es tambin bastante elaborado, y como dice el profesor Dr.
Mariano, divide y vencers, as que tambin este mdulo se subdividi en 3 sub mdulos,
una celda OTA_Block, celda OTA_ BIAS y una celda CMFB, mas su etapa de SH, que
est conectada al OTA. En la figura 49 se muestra el esquemtico del 2X_Gain y como est
conformado por las celdas.
Y en la figura 50 su smbolo:
CMFB
OTA_BIAS
OTA_Block
OTA
Una vez terminado las celdas que conforman el Sub_Modulo OTA, se procedi con la
Titnica tarea de acoplarlos todos, el cual si se facilita mucho el trabajo ya teniendo los
bloques pero el acoplarlos para que consuman el espacio mnimo y sea simtrico es difcil,
el layout que se muestra en la figura 66 corresponde al esquemtico que se muestra en la
figura 49.
Este circuito un no est terminado, pues esta etapa falta acoplarle una etapa ms de simplehold (SH) para que est terminado el mdulo 2X_Gain, el cual al igual que el mdulo ADC
son bastante elaborados, pero al final se debe tener el siguiente circuito:
Figura 69 Esquemtico final del sub modulo Convertidor Analgico Digital de 1.5 bits tipo pipe line
S que estamos alago atrasado y este reporte lo debimos entregar hace 5 das
aproximadamente, pero la verdad este diseo lo considero y por lo que he podido evaluar
de los trabajos de mis dems compaeros, un circuito de mayor complejidad y mas
elaborado.