Apuntes Lab Sistemas Digitales

IEE 2782
Laboratorio de Sistemas Digitales

APUNTES
Marcelo Guarini H.
Departamento de Ingeniera Electrica
Pontificia Universidad Catolica de Chile
2003

Indice
1 Introduccion
1.1 Instrucciones Generales . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2 Gua para la preparacion de informes . . . . . . . . . . . . . . . . . . . . . . . .
2 Gua para el armado de circuitos
2.1 Protoboard . . . . . . . . .
2.2 Circuitos Integrados . . . . . .
2.3 Niveles Logicos . . . . . . . .
2.4 Salidas Triestado . . . . . . .
2.5 Salidas de Colector Abierto . .
2.6 Entrada H a un integrado TTL
2.7 LEDs . . . . . . . . . . . . .
2.8 Displays de 7 segmentos . . .
2.9 Condensadores . . . . . . . .
2.10 Resistencias . . . . . . . . . .
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3 Circuitos Integrados TTL

3.1 Caractersticas de operacion y desempeno . . . . . . . . . . . . . . . . . . . . .
3.2 Compuertas TTL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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17
23
4 Circuitos Integrados CMOS

4.1 Caractersticas de operacion y desempeno . . . . . . . . . . . . . . . . . . . . .
4.2 Compuertas CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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37
39
5 Aspectos practicos
5.1 Consideraciones practicas en el uso de circuitos TTL . . . . . . . . . . . . . . .
5.2 Consideraciones practicas en el uso de circuitos CMOS . . . . . . . . . . . . . .
5.3 Interconexion entre integrdos TTL y CMOS . . . . . . . . . . . . . . . . . . . .
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INDICE
Captulo 1
Introduccion
El Laboratorio de Sistemas Digitales, IEE 2782, es un complemento del curso Sistemas Digitales,
IEE2712. Se orienta a capacitar al alumno con la experiencia practica para medir, simular y
construir circuitos digitales utilizando integrados de escala menor (SSI), de escala media (MSI) y
de gran escala (LSI), incluyendo microprocesadores de 8 bits.
El curso consiste en el desarrollo de 6 a 7 experiencias. Se espera que el alumno este familiarizado con funciones Booleanas, maquinas combinacionales y maquinas secuenciales al nivel
que son tratadas en el curso de Sistemas Digitales (IEE2712). Este manual contiene informacion
tecnica adicional a la del curso, referente a los circuitos integrados TTL y CMOS, e incluye un
apendice con informacion acerca de los microprocesadores PIC de Microchip. Los alumnos deben
estudiar y entender claramente las materias incluidas en este manual, para poder desarrollar exitosamente las experiencias del Laboratorio.
El trabajo de Laboratorio se organiza en grupos de dos alumnos y es evaluado a traves de:
participacion,
Informes escritos,
demostraciones de las experiencias en funcionamiento
controles
Las notas son individuales, por lo que es importante que ambos alumnos de un grupo participen activamente en cada una de las experiencias. Ambos nombres deben aparecer tanto en los
preinformes como en los informes.
1.1
Instrucciones Generales
El Laboratorio de Sistemas Digitales se desarrolla en el Laboratorio Docente que posee el
Depto. de Ingeniera Electrica en el segundo piso, los das Jueves de 13:30 a 17:50. El
horario de ingreso a las sesiones es importante, por lo que no se acepta atrasos de mas de 10
minutos. Los alumnos deben asistir en forma obligatoria a cada una de las sesiones. Como
la mayor parte de las experiencias requieren de tiempo adicional al de las sesiones normales,
1
CAPITULO
1. INTRODUCCION
los alumnos pueden hacer uso de las dependencias del Laboratorio para avanzar o completar
sus trabajos, en horarios en que sea posible hacerlo, esto es, cuando no haya otros cursos de
laboratorio en desarrollo y respetando el horario de trabajo del tecnico a cargo.
El trabajo de laboratorio esta organizado en grupos de dos alumnos cada uno. Al comenzar
el semestre cada grupo recibira una caja conteniendo tarjetas para desarrollo de prototipos
(protoboards), circuitos integrados y componentes adicionales para desarrollar las experiencias. Cada grupo sera colectivamente responsable de los materiales recibidos y debera
devolverlos, en buen estado, una vez finalizado el semestre. Los materiales seran revisados
por el encargado de bodega y los que esten en malas condiciones deberan ser repuestos por
el grupo responsable.
Los ayudantes y el profesor estaran presentes en el laboratorio solo durante las horas programadas para el curso.
Lea los requerimientos y las especificaciones de las experiencias en forma cuidadosa. No
realice cambios en las especificaciones de los disenos. Si tiene alguna duda, consulte a los
ayudantes o al profesor. Si las consultas no requieren de mucha explicacion (responder si o
no por ejemplo), puede hacerlas via e-mail al profesor (mguarini@ing.puc.cl)
El trabajo correspondiente a una experiencia completa consiste de las siguientes cuatro etapas:
Diseno del circuito esquematico y lista de materiales.
Implementacion (trabajo de laboratorio).
Demostracion (al ayudante o al profesor).
Analisis de la experiencia y resultados (informe).
1. Los distintos grupos deben realizar el diseno de la experiencia que corresponde efectuar y entregarlo el Martes inmediatamente anterior, de tal forma que los ayudantes
puedan revisarlo y predeterminar si el circuito funcionara una vez armado correctamente. El circuito esquematico debe contener el maximo de detalles y debe ser
acompanado de una lista con todos los materiales requeridos. Adicionalmente, debe
incluirse una simulacion computacional del hardware utilizando el software Logic
Works.
2. La sesion de laboratorio debe destinarse a la implementacion del circuito y a solucionar las posibles fallas (debugging del circuito). El debugging puede llegar a consumir la mayor parte de su tiempo en el laboratorio. Es muy probable que en esta
etapa se requiera del apoyo de un ayudante. Para minimizar errores en la construccion
de su circuito y facilitar la labor de debugging, siga cuidadosamente las sugerencias
recomendadas en el proximo captulo.
3. Cuando haya completado la implementacion de su experiencia, debera demostrarla al
ayudante o al profesor, contestando las preguntas que ellos le formulen. Cada uno de
los miembros del grupo debe ser capaz de contestar las preguntas relativas a todos los
1.1. INSTRUCCIONES GENERALES
aspectos de la experiencia en forma independiente. En esta fase seran evaluados en

forma individual.
4. Finalmente, cada grupo debe preparar un informe completo sobre la experiencia, detallando el diseno y el circuito que implemento en el laboratorio, la version final del
software si corresponde, cualquier observacion interesante y como resolvio las dificultades que se presentaron. El contenido del informe debe ser preciso, evitando
descripciones excesivas y/o sin importancia.
La evaluacion de cada experiencia dependera de todo lo expuesto mas arriba. En general, el
ayudante no considerara una distribucion porcentual exacta de las diversas partes y etapas de
una experiencia para asignar la nota. Ellos puede utilizar su criterio para asignar diferentes
notas a alumnos de un mismo grupo, ya sea en base a la participacion como a la comprension
individual de las materias involucradas en la experiencia. Como referencia aproximada,
considere la siguiente incidencia de cada una de las partes del informe en la nota del mismo:
Puntajes del Informe
Resumen
Descripcion del problema
Descripcion del hardware
Diagrama esquematico (diagramaa de circuito)
Simulacion
Listado de materiales
Presentacion, redaccion, claridad, ortografa, etc.
Punto base
0.5 Pt.
1.0 Pt.
0.5 Pt.
1.5 Pt.
1.0 Pt.
0.5 Pt.
1.0 Pt.
1.0 Pt.
Cuando las experiencias contemplen el desarrollo de software, por ejemplo en las experiencias con microprocesadores, los puntajes de referencia son:
Puntajes de Informe con desarrollo de software
Resumen
Descripcion del problema
Descripcion del hardware
Diagrama esquematico (diagramaa de circuito)
Descripcion del software
Diagrama de flujo
Codigo
Listado de materiales
Presentacion, redaccion, claridad, ortografa, etc.
Punto base
0.5 Pt.
1.0 Pt.
0.5 Pt.
0.5 Pt.
0.5 Pt.
1.0 Pt.
0.5 Pt.
0.5 Pt.
1.0 Pt.
1.0 Pt.
Al comienzo de cada experiencia se realizara un control de 10 a 15 minutos de duracion. El contenido de cada control correspondera a la materia de la experiencia a realizar
y al de los apuntes del curso. Se espera que el alumno demuestre el conocimiento y la comprension de los principios fundamentales en que se basa cada una de las experiencias, de las
CAPITULO
1. INTRODUCCION
caractersticas de operacion de los circuitos integrados y otros componentes utilizados, as

como de las diversas tecnicas de construccion y armado.
1.2
Gua para la preparacion de informes
El informe es un documento que describe el desarrollo de la experiencia. Indique claramente,

como funciono la experiencia, e incluya todas las modificaciones que hubo que hacer al diseno
original . El informe debe ser producto del esfuerzo colectivo de ambos miembros del grupo.
A continuacion se presenta una gua de los puntos que debe contemplar el informe final. Note
que no todos los puntos indicados mas arriba siempre corresponden a todas las experiencias. Depende de la naturaleza de la experiencia realizada. Si tiene comentarios que hacer acerca de alguna
etapa de la experiencia incluyalos en el informe. En forma similar, si obtuvo resultados inesperados, o si piensa que tiene una buena solucion para algun problema en particular, documentelos
aqu. Si alguna parte del hardware y/o software no funciono adecuadamente en la demostracion,
incluya una explicacion razonable del porque. Al menos un 10% de la nota del informe final se
basara en la calidad y claridad de su estilo de escritura, en especial considerando la gramatica, la
ortografa y la construccion de frases.
1. Portada. Debe incluir el ttulo y numero de la experiencia que se informa, la fecha, el
nombre de ambos miembros del grupo y el numero asignado al grupo.
2. Resumen. Uno a tres parrafos donde se describe en forma breve el experimento y los
principales resultados. Piense en alguien que no tiene tiempo para leer el informe pero que
desea saber de que se trato la experiencia y cuales fueron los resultados.
3. Descripcion del problema Describa en forma clara y detallada la experiencia realizada.
Utilice sus propias palabras, no copie la gua del laboratorio. El proposito de esta seccion
es que el grupo demuestre que ha entendido en forma clara y detallada el trabajo realizado.
4. Descripcion del hardware. Se requiere una descripcion en bloques del circuito propuesto
y una explicacion de la funcion que lleva a cabo cada uno de ellos. Ademas, se debe inclur
una discusion sobre como y porque las distintas partes del circuito funcionan.
5. Diagrama esquematico. Incluya el diagrama esquematico completo y detallado del circuito realizado. coloque el nombre correspondiente a cada circuito integrado y a cada BUS.
No es necesario inclur cada una de las lneas de un BUS. Resulta mas claro dibujar una
lnea gruesa, indicando en la forma estandar su nombre y la cantidad de lneas (Ejemplo
ABUS[0:7], para el BUS llamado ABUS de 8 lneas). El diagrama esquematico debe ser
dibujado en forma clara, conteniendo toda la informacion necesaria para que otra persona
pueda reconstruir el circuito. Adjunte la lista de materiales utilizados.
6. Simulacion. Incluya los resultados de la simulacion en Logic Works.
7. Descripcion del software. Si la experiencia contiene desarrollo de software, describa como
el software que usted realizo efectua las diversas tareas. Discuta brevemente como funcionan las distintas sub-unidades y/o subrutinas de su programa.
PARA LA PREPARACION
DE INFORMES
1.2. GUIA
8. Diagrama de flujo. Incluya un diagrama de flujo del software propuesto. Asigne un bloque
a cada sub-unidad y/o subrutina del programa.
9. Codigo. Presente una copia del programa completo documentado, es decir, incluyendo
comentarios que describan paso a paso lo que hacen los diversos grupos de instrucciones, o
instrucciones individuales si es necesario.
10. Discusion y conclusiones. Incluya todos los comentarios acerca del desarrollo de la experiencia, especificando los materiales utilizados, los problemas que se encontraron, como
se resolvieron, los resultados inesperados, etc. Indique las conclusiones que se desprenden
de su trabajo, haciendo lo posible por dar una explicacion breve y clara de los resultados
obtenidos.
CAPITULO
1. INTRODUCCION
Captulo 2
Gua para el armado de circuitos

En este captulo se introducen los principales componentes utilizados en el desarrollo de las experiencias del Laboratorio de Sistemas Digitales. Para cada uno se incluye una breve descripcion y
las limitaciones y cuidados que se deben observar en su uso.
2.1
Protoboard
El primer dispositivo es el protoboard o tarjeta para el desarrollo de prototipos. Consiste en una

placa de plastico con un gran numero de pequenos conectores, que permiten realizar en forma
simple y eficiente las conexiones electricas y de senal de un circuito. En los bordes, a lo largo
de la placa, existen Buses conectados internamente, que permiten llevar a lo largo del circuito el

voltaje de alimentacion,
, y la tierra. Se recomienda utilizar alambres de color rojo

para la alimentacion positiva, , y alambres de color negro para la Tierra. Cuando la senal de
reloj se debe distribuir a lo largo del prototipo, se recomienda utilizar uno de estos Buses. En este
caso utilice alambre de color azul. El codigo de colores sugerido, contribuira a que los ayudantes
puedan participar en forma eficiente en la identificacion rapida de problemas en su circuito.
Entre los Buses, a cada lado del centro de la placa, existe dos campos de pequenos orificios,
que permiten interconectar los diferentes componentes del circuito. Cada uno de los cinco orificios
que forman una columna estan conectados entre s. Esto permite conectar mas de un alambre en
cada pin de un componente, sin tener que soldar. Los circuitos integrados se insertan en el centro
de la placa, de tal forma que cada patita o pin, tenga un conjunto de 4 conexiones disponibles,
como se muestra en la figura 2.1
La insercion de alambres de conexion en el protoboard es una operacion simple pero debe
hacerse en forma cuidadosa. De otra forma provoca problemas de conexiones, que, aunque se ven
bien hechas, pueden no estarlo. Descubrir estas fallas generalmente lleva horas de trabajo frustrante.
La forma correcta de insertar un alambre en el protoboard es la siguiente:
Pele unos 8 a 9 mm de aislacion en el extremo del alambre a ser insertado. Si tiene que insertar
ambos extremos, pele ambos de la misma forma. Inserte el alambre en el protoboard hasta que
7
PARA EL ARMADO DE CIRCUITOS

CAPITULO
2. GUIA
Figura 2.1: Esquema de interconexiones en una tarjeta para desarrollo de prototipos (protoboard).
desaparezca todo el alambre expuesto (sin aislacion). Por ningun motivo permita que la aislacion
penetre en la placa.
Es importante recalcar la utilizacion de un codigo de colores para el alambrado. Los alambres
para el poder (+5 V) deben ser rojos, para las tierras negros, y para las senales, defina colores que
faciliten la revision del circuito.
2.2
Circuitos Integrados
En este laboratorio se utilizan Circuitos Integrados, CIs, para llevar a cabo las experiencias. Los
CIs se fabrican en una amplia variedad de encapsulados. En este Laboratorio se utilizan principalmente CIs con encapsulado conocido como Plastic DIP o Plastic Dual Inline Package. La
descripcion de la funcion de cada pin o patita se encuentra en los manuales de circuitos integrados disponibles en la bodega de instrumento. Los manuales no deben ser retirados del Laboratorio sin permiso del tecnico a cargo. Las experiencias se desarrollan principalmente con
CIs de la familia TTL (Transistor-Transistor logic), cuya funcion esta codificada utilizando la
numeracion 74XXX (Ej.: 7400, 7404, 74162, etc.). En la realidad sin embargo, los integrados
no estan marcados en forma tan simple. Por ejemplo un integrado 7400 puede estar codificado
como SN74HLS00N. Desafortunadamente, es trabajo del usuario decodificar 7400 entre toda la
informacion adicional. Un poco de practica es suficiente.
Revisemos ahora como insertar un circuito integrado en forma correcta en el protoboard.
Tenga en cuenta que si se equivoca, poniendolo al reves, despues de energizarlo nunca
volvera a funcionar otra vez. Es importante entonces reconocer la numeracion correcta de los

2.3. NIVELES LOGICOS
pines. Note que no puede utilizar como referencia el texto escrito sobre el integrado, ya que e ste
no siempre esta al derecho. Existen dos formas para identificar el pin numero 1. La primera, es
un pequeno punto bajo relieve en el encapsulado plastico, ubicado justo sobre el pin 1. La
segunda, es una indentacion en el encapsulado, que se ubica a la izquierda, mirando el integrado
desde arriba. En este caso,el pin 1 es el de mas a la izquierda en la fila de abajo. El resto de
los pines se cuentan en forma contraria a los punteros del reloj comenzando del pin 1, como
se muestra en la figura 2.2.
14 13 12 11 10 9 8
16 15 14 13 12 11 10 9
2 3 4 5 6 7
2 3 4 5 6 7 8
Pin 1
Pin 1
Figura 2.2: Ubicacion del pin No 1 en un circuito integrado TTL con encapsulado 14 pin DIP y
16 pin DIP.
A continuacion, se presenta informacion basica y esencial para utilizar integrados TTL en
el desarrollo de los circuitos de este laboratorio. Se recomienda en forma especial estudiar en
profundidad la informacion mas completa contenida en el captulo N 3. El dominio de esta
materia le permitira desarrollar circuitos de mejor calidad, de operacion mas robusta, evitando el
dano innecesario de integrados.
2.3
Niveles Logicos
Generalmente, se tiende a pensar que los 0s y 1s de la logica digital corresponden a 0 volts y a 5

volts respectivamente (considerando logica positiva). Esta suposicion es incorrecta ya que existen
rangos de valores posibles entre 0 y 5 volts. Efectivamente, en los integrados TTL, un voltaje de
entrada entre 2.0 y 5.0 volts es reconocido como 1 logico. Un voltaje de entrada entre 0 y 0.8 volts
es reconocido como 0 logico. El rango entre 0.8 y 2.0 volts no esta definido y pueden corresponder
tanto a un 0 como a un 1 logico. No es posible anticipar el comportamineto de una salida TTL
cuando las entradas estan sometidas a voltajes en este rango.
Los niveles validos para los voltajes de salida en los integrados TTL tambien estan definidos.
Un 0 logico es valido si la salida esta en el rango de 0 a 0.4 volts. Si se mide 0.7 volts en una salida
TTL, significa que algo esta funcionando mal, aunque 0.7 volts corresponda a un nivel de entrada
valido para un 0 logico. Normalmente, esta situacion ocurre cuando, por error, dos salidas TTL se
conectan entre si y estan entregando niveles logicos diferentes. Un 1 logico es valido si la salida
esta en el rango de 2.4 a 5.0 volts. Como se explica en el proximo captulo, estos rangos estan
relacionados con el numero de entradas conectadas a una salida, lo que se conoce como fanout.
Una salida TTL puede alimentar hasta unas 8 a 10 entradas de la misma familia, es decir su fanout
es de 8 a 10.
Para abstraerse de los niveles de voltaje correspondientes al 0 y 1 logico, los cuales dependen
de la familia de integrados utilizada y de de la logica seleccionada (positiva o negativa), los man-

CAPITULO
2. GUIA
10
Tabla 2.1: Tabla de verdad de las funciones AND, OR y NOT.

xy
LL
LH
HL
HH
L
L
L
H
L
H
H
H
H
H
L
L
uales de circuitos integrados y gran parte de los libros de sistemas digitales se refieren a salida
alta, H (High), si el voltaje de salida es alto (2.4 a 5.0 volts para la familia TTL), y a salida baja, L
(Low), si el voltaje de salida es bajo (0 a 0.4 volts para la familia TTL). La misma consideracion
se hace para los voltajes de entrada. De esta forma, la tabla de verdad para las funciones AND OR
y NOT queda definida como se muestra en la tabla 2.1.
2.4
Salidas Triestado
Algunos integrados TTL se fabrican con salidas conocidas como HI-Z (alta impedancia) o tri-state
(triestado). El tercer estado es un estado adicional al nivel H y al nivel L. Cuando un circuito se
encuentra en tercer estado, la salida dependera de las otras conexiones que existan en el nodo. Si
uno de los componentes conectado al nodo entrega un nivel L, el voltaje en el nodo sera entre 0 y
0.4 volts. Si en cambio, la salida es H, el voltaje en el nodo sera entre 2.4 y 5.0 volts.
Las salidas triestado sirven para depositar informacion en los Buses. Como se sabe, e stos permiten la transferencia de datos entre diferentes dispositivos y modulos de un sistema. Tpicamente,
un grupo de dispositivos pueden escribir informacion en un bus y otros pueden leerla simultaneamente. Supongamos dos dispositivos que pueden depositar datos en un Bus, uno con su salida en
nivel L y el otro con su salida en nivel H. Si ambos lo hacen al mismo tiempo, el nivel de voltaje en
el Bus tendra un valor que no corresponde ni a H ni a L, ya que los voltajes tenderan a cancelarse
entre s. El verdadero problema es que uno de los circuitos trata de inyectar suficiente corriente
en la lnea del Bus para hacer que el voltaje sea H, mientras que el otro trata de drenar toda la
corriente de la lnea, para llevarla a tierra (L). El resultado es que ambos CIs tienden a sobrepasar
sus especificaciones maximas de corriente. Uno de los dos, o ambos se quemaran. Utilizando
CIs con capacidad de tercer estado, es posible seleccionar que dispositivo pondra su salida en
el Bus y cuales deberan esperar. Esto se logra a traves de una lnea especial de habilitacion. Es
MUY CRI TICO que solo un dispositivo este depositando informacion en el Bus a la vez. Si
en un determinado momento, ninguno lo hace, es perfectamente aceptable, pero que dos o mas
dispositivos esten habilitados para poner informacion en el bus al mismo tiempo, significara un
desastre. Situaciones como esta conllevan una difcil, larga y frustrante sesion de debbuging.
2.5
Salidas de Colector Abierto
Otros integrados TTL tienen un tipo especial de salida llamada de colector abierto (en ingles
open-collector). La figura 2.3 (a) muestra una salida tpica de colector abierto. Corresponde a un
2.6. ENTRADA H A UN INTEGRADO TTL
11
transistor conectado como amplificador inversor. Si la senal de entrada, generada por el resto del
circuito en el integrado es H, el transistor conduce y Si la entrada es L, el transistor no conduce.
+ 5V
Salida de colector
abierto
Seal de
entrada
5 k
Resistencia
externa
Seal de
salida
Seal de
entrada
Figura 2.3: Tpica salida open collector. La resistencia de 5 k no se incluye, debe ser conectada
en forma externa.
La resistencia externa no se incluye en el microcircuito. La salida de la compuerta es solo la
lnea del colector del transistor. Sin la resistencia, cuando la senal de entrada es H, el transistor
conduce y la salida se hace L (0 volts). Sin embargo, cuando la senal de entrada es L, la salida
no tiene una fuente interna de voltaje para hacer que el voltaje de salida sea H (5 volts). Por este
motivo, se debe polarizar el colector con una resistencia externa como se muestra en la figura
2.3 (b). Esta resistencia recibe el nombre de pull-up porque su funcion es justamente empujar el
voltaje del colector hacia arriba. La salida de colector abierto permite conectar dos o mas salidas
a un solo nodo (Por ejemplo a una lnea de un Bus), como se muestra en la figura 2.4.
+ 5V
5 k
Seal de
entrada
Resistencia
externa
Seal de
entrada
Seal de
entrada
Seal de
salida
Figura 2.4: Resistencia pull-up comun conectada a multiples salidas de colector abierto.
En la figura 2.4, si la entrada de cada transistor de salida es L, la senal comun sera H (aproximadamente 5 volts). Si solo una senal de entrada a un transistor es H, la senal de salida comun
sera L (aproximadamente 0 volts). Note que esta es una forma muy simple de realizar la funcion
AND de todas las salidas conectadas entre s. Esta tecnica se conoce como wired-AND (AND
alambrado) por motivos obvios.
2.6
Entrada H a un integrado TTL
Cuando se requiere forzar un nivel H en una entrada TTL, se debe hacer a traves de una resistencia
(4.7 K es un valor adecuado) desde la lnea de alimentacion de 5 volts. Debido a la impedancia

CAPITULO
2. GUIA
12
relativamente baja de las entradas TTL, la conexion directa de una entrada a la lnea de 5 volts
puede danar el integrado. La resistencia de 4.7 K cumple con la funcion de limitar la corriente
de entrada. Recuerde: nunca conecte una entrada TTL directamente a una lnea de 5 volts.
Cuando una entrada TTL se deja abierta (entrada flotante), ocurre un fenomeno interesante. Se
tiende a pensar que la entrada correspondera a un nivel L o 0 logico. Esto no es as, las entradas
TTL no conectadas por lo general tienden a flotar en un nivel H, pero no siempre ocurre
as. Algunas condiciones de carga particulares en un integrado TTL pueden hacer que una entrada
abierta flote hacia un nivel L o 0 logico. NUNCA confe en que el integrado proporcionara
deseado por s solo. Utilice una resistencia pull up (4.7 K por ejemplo) para
el nivel de senal
garantizar una senal H o conecte la lnea a tierra para garantizar una senal L, segun corresponda.
2.7
LEDs
Los LEDs, light emitting diodes, se utilizan con frecuencia para indicar el nivel logico de entradas
y salidas digitales. Pueden conectarse para encender con una senal H (5 volts) o con una senal L
(0 volts). La idea basica es conectar uno de los terminales del LED a la lnea de poder, y el otro a
la senal que se desea leer. Sin embargo, hay que tener en cuenta un par de detalles importantes. En
primer lugar los LEDs tienen polaridad, es decir, funcionan solo si se conectan en una direccion.
Conectados al reves, no funcionan.
Terminal positivo
Terminal negativo
Figura 2.5: Smbolo esquematico de un LED.

El triangulo en el crculo del smbolo esquematico de la figura 2.5 es una flecha que apunta
en la direccion del flujo de corriente positivo, es decir, de mayor voltaje positivo a menor voltaje.
Los LEDs deben conectarse de manera que la flecha apunte hacia el voltaje menor, usualmente
hacia tierra. Desafortunadamente, los LEDs comerciales no tienen una flecha impresa en el encapsulado. Sin embargo, tienen un pequeno borde plano cerca de uno de los terminales que indica
la conexion negativa. En los LEDs mas modernos, el terminal mas corto es el negativo. Ambas
convenciones se muestran en la figura 2.6. Sea cuidadoso, no es raro que alguien haya cortado las
patas en forma contraria y no corresponda a la polarizacion correcta.
El otro aspecto importante de tener en cuenta es que los LEDs soportan una corriente maxima
de unos 20 mA. Una corriente mayor hara que el LED se queme.
El problema es que la relacion voltaje corriente de un LED es la de un diodo, por lo tanto,
una vez que entra en la zona de conduccion y se enciende, un pequeno aumento de voltaje entre
sus terminales provocara un gran aumento en la corriente, como se muestra en la figura 2.7(a).
El voltaje de funcionamiento de un LED color rojo es de aproximadamente 1.8 volts, el de los
LEDs amarillo y verde de 2.2 volts y el de los LEDs azul y blanco de 3.5 volts. Si se conecta un
LED en un circuito de 5 volts, e ste consumira una cantidad de corriente muy alta y se quemara
instantaneamente. Es necesario absorber el voltaje restante impidiendo que circulen mas de 20 mA
en los LEDs de 5 mm y mas de 10 mA en los LEDs de 3mm. Para esto se utiliza una resistencia
2.8. DISPLAYS DE 7 SEGMENTOS
13
Terminal positivo
Terminal positivo
Terminal negativo
Terminal negativo
Figura 2.6: Identificacion de los terminales de un LED.

limitadora de corriente como se muestra en la figura 2.7(b). El valor de la resistencia se determina
utilizando la ley de Ohm. Por ejemplo, para limitar la corriente a 15 mA para un LED rojo se
necesita una resistencia de:

Sin embargo, como los LEDs aun encienden con una corriente bastante menor, conviene
elegir un margen de seguridad mayor utilizando una resistencias de unos 330 . Como general, la
polarizacion recomendada para un LED es de entre 5 mA y maximo 15 mA.
I
330
1/6 7404
Seal activa H
25 mA
Seal activa L
1/6 7406
+ 5V
+ 5V
330
1V
(a) Caracterstica I-V de un LED
(b) Conexin de un LED a un driver TTL
Figura 2.7: Caracterstica I-V de un LED rojo y su conexion utilizando una resitencia limitadora.
Al utilizar LEDs para visualizar datos binarios, hay que asegurarse de utilizar compuertas
conocidas como drivers, por su mejor manejo de corriente. La figura 2.7(b) muestra dos formas
apropiadas para alimentar un LED. Los TTL de colector abierto son una alternativa ideal. En el
primer caso, con una senal activa H el inversor entrega una salida L, completando de esta forma
el circuito para encender el LED. Note que el chip actua como una conexion a tierra para el LED.
En el segundo caso, una senal activa L de entrada permite el encendido del LED.
NOTA: Los LEDs se danan si se les aplica una tension negativa superior a -3 volts.
2.8
Displays de 7 segmentos
Los displays de 7 segmentos estan formados por siete LEDs dispuestos en un encapsulado plastico
en una configuracion en forma de numero ocho. Encendiendo diferente combinaciones de segmen-

CAPITULO
2. GUIA
14
tos a la vez, es posible generar los 10 dgitos decimales. El terminal positivo de los 7 LEDs estan
conectados entre si y deben conectarse a la lnes de + 5 volts. Las siete lneas de tierra son independientes y deben conectarse cada una a una resistencia limitadora de corriente antes de ser
conectada a la salida de un driver TTL para siete segmentos. Los drivers mas utilizados para
este tipo de displays son los integrados 7446 y 7447. Ambos tienen la misma configuracion de
pines, de tal forma que pueden ser intercambiados. NOTA IMPORTANTE: no olvide conectar
resistencias limitadoras de 330 en cada segmento.
2.9
Condensadores
Un condensador consiste de dos placas o laminas metalicas separadas por un material dielectrico.
Para nuestros propositos es suficiente saber que un condensador permite el paso de senales de alta
frecuencia, impidiendo el paso de las senales de baja frecuencia. La frecuencia de corte entre las
altas y bajas frecuencias es una funcion de la capacidad del condensador. Mientras mas baja es
la capacidad, mas alta es la frecuencia de corte. Algunos condensadores tienen polaridad. Esto
es normal en los electrolticos y los de tantalio. Si requiere utilizar este tipo de condensadores,
especialmente los electrolticos, asegurese de conectarlos con la polaridad correcta. Los condensadores electrolticos mal conectados explotan o experimentan fugas de humos y gases daninos
para la salud.
2.9.1
Como leer la capacidad de un condensador
Los condensadores de mayor valor tienen su valor de capacidad impreso en el encapsulado, generalmente en microfaradios. Los condensadores mas pequenos, de mylar por ejemplo, tienen
normalmente impreso en el encapsulado un numero de tres dgitos seguido de una letra K. Los
primeros dos dgitos corresponden a los dos mas significativos de la capaciad y el tercero es un
factor multiplicador. El multiplicador corresponde al numero de ceros que hay que agregar a continuacion de los dos primeros dgitos. El resultado es la capacidad en picofaradios. Por ejemplo,

un condensador marcado 104K es de
, o 0.1 .
Los condensadores de ceramica no tienen una convencion estandar para indicar la capacidad.
Generalmente esta impresa en picofaradios. Si tiene dudas consulte al ayudante.
2.10 Resistencias
Las resistencias son componentes no polarizados, es decir, funcionan indistintamente en ambos
sentidos. Para determinar su valor, tienen un codigo en base a bandas de colores impresas en la
superficie. Para leer estas bandas se debe ubicar el color plateado o dorado hacia la derecha. Las
primeras dos bandas de color a la izquierda indican los primeros dos dgitos del valor. La tercera
banda es un multiplicador decimal. La cuarta banda, generalmente de color plateado u oro, indica

la tolerancia. Plateado corresponde a
, mientras que oro corresponde a
. El codigo de
colores es el siguiente:
2.10. RESISTENCIAS
15
COLOR
Negro
Cafe
Rojo
Anaranjado
Amarillo
Verde
Azul
Violeta
Gris
Blanco
VALOR
0
1
2
3
4
5
6
7
8
9
Como ejemplo, una resistencia marcada anaranjado, anaranjado, cafe, oro, tiene 330 con

una tolerancia del
. Otro Ejemplo, una resistencia marcada amarillo, violeta, rojo, plata, tiene

!
. Practique el codigo con resistencias en el Laborato (
) con una tolerancia del
rio y corrobore sus resultados midiendolas con un multmetro. No olvide conectar resistencias
!

limitadoras en los LEDs y resistencias pull-up de
en las salidas de colector abierto y
para fijar un 1 logico en una entrada TTL.
16

CAPITULO
2. GUIA
Captulo 3
Circuitos Integrados TTL

Como la mayor parte de las experiencias del Laboratorio de Sistemas Digitales se realizan utilizando circuitos integrados TTL (Transistor Transistor Logic), en este captulo se revisan con
amplio detalle sus caractersticas principales y parametros generales de operacion. Las definiciones correspondientes a los parametros de operacion, son tambien validas para otras familias de
circuitos integrados, como CMOS (Complementary Metal Oxide Silicon) y ECL (Emiter Coupled
Logic), aunque sus valores numericos difieren.
3.1
Caractersticas de operacion y desempeno
3.1.1
Tension de alimentacion
El valor nominal de alimentacion para la familia TTL es de +5 volts DC. La figura 3.1 muestra en
forma esquematica la distribucion de alimentacion en un circuito integrado con cuatro compuertas
NAND de dos entradas cada una (7400). Por simplicidad y claridad se omiten las conexiones
logicas.

Figura 3.1: Circuito esquematico de las conexiones internas de

y de tierra al interior de un
circuito integrado TTL con encapsulado DIP (Dual Inline Package).
17

CAPITULO
3. CIRCUITOS INTEGRADOS TTL
18
3.1.2
Niveles logicos
En relacion a los valores de voltaje para los niveles logicos es importante distinguir dos casos:
niveles logicos de entrada y niveles logicos de salida. El nivel logico de entrada bajo o L, (low),
esta limitado por el rango de voltaje de entrada que el dispositivo reconoce como 0 logico. El
" #
valor de la tension de entrada correspondiente a un cero logico se denomina
y esta compren " # $% &' (
" # $% ) * (
dido entre los lmites
y
como muestra la figura 3.2(a). Por su parte, el nivel
" +
" + $% &' (
y esta comprendido entre los lmites
logico de entrada alto o H, (high) se denomina
" + $% ) * (
" # $% ) * (
" + $% &' (
y
como muestra en figura 3.2(a). Entre
y
hay una region de funcionamiento no predecible. Cuando el voltaje de entrada se encuentra en este rango, el dispositivo
logico puede interpretarlo indistintamente como un nivel H o como un nivel L, dependiendo de
diversos factores adicionales, por lo tanto no se debe operar en esta region.
Los niveles logicos de salida estan representados por los voltajes que entrega un dispositivo en
su salida para expresar un resultado 0 logico o 1 logico. Se definen en forma analoga a los niveles
de entrada, como se muestra en la figura 3.2(b).
Figura 3.2: Definicion general de los niveles logicos de entrada y salida para circuitos integrados
digitales.
3.1.3
Inmunidad al ruido
El ruido es un voltaje no deseado que se induce en los circuitos electricos y que puede afectar
su funcionamiento. Los conductores de un circuito o sistema pueden captar radiacion electromagnetica de alta frecuencia, generada por conductores adyacentes en los que las corrientes varan

Y DESEMPENO
3.1. CARACTERISTICAS
DE OPERACION
19
rapidamente. El mismo tipo de radiacion, tambien puede ser captada de fuentes externas al sistema. Por otra parte, las fluctuaciones de tension de la lnea de alimentacion son una forma de
ruido de baja frecuencia que tambien puede afectar el funcionamiento de un circuito digital.
La inmunidad al ruido de un circuito logico se define como la capacidad para tolerar fluctuaciones de tension en los niveles logicos de entrada, sin que cambie el estado de la salida. La
figura 3.3 ilustra en forma grafica los efectos que puede tener el ruido en el funcionamiento de una
compuerta.
Figura 3.3: Efectos de una senal ruidosa a la entrada de una compuerta digital.
3.1.4
Margen de ruido
La inmunidad al ruido de un circuito integrado digital se mide en volts y se conoce como margen
, +
de ruido. En general se debe especificar dos valores: uno para el nivel H (
) y otro para el
, #
, +
nivel L (
).
se define como la diferencia entre la salida de nivel alto de menor valor de
- + $% &' (
una compuerta, (
), y la entrada de nivel alto de menor valor que la compuerta de carga
" + $% &' (
puede aceptar, (
).
, #
El margen de ruido
se define como la diferencia entre la entrada de bajo nivel de maximo
" # $% ) * (
valor que la compuerta de carga puede aceptar, (
), y la salida maxima posible para el
- # $% ) * (
nivel bajo, (
), que la compuerta de salida puede entregar. La figura 3.4 ilustra esquematicamente como se definen ambos margenes de ruido. Las expresiones para ambos margenes
son:
,
,
- +
" # $% ) * (
$% &' (

" +
$% &' (
- # $%
) * (

CAPITULO
20
Figura 3.4: Determinacion del margen de ruido.
3.1.5
Disipacion de potencia
Como en todo circuito electrico, por una compuerta logica tambien circula corriente, la que es
suministrada por la fuente de alimentacion. Cuando una compuerta entrega en su salida un nivel
. . +
, y cuando entrega un nivel bajo, L, diremos que
alto, H, diremos que circula una corriente
. . #
circula una corriente
, como se muestra en la figura 3.5.
Figura 3.5: Corrientes de alimentacion en funcion de la salida.

Cuando una compuerta es sometida a cambios en los niveles logicos de sus entradas, su salida
. . +
conmutara entre los estados H y L. De esta forma, la corriente consumida variara entre
. . #
e
. La disipacion de potencia media dependera del ciclo de trabajo. Generalmente, este
parametro se especifica para un ciclo de trabajo de un 50%, que significa que la salida esta en el
nivel H la mitad del tiempo y en nivel L la otra mitad. As, la corriente de alimentacion media esta
dada por:
. . +
. .
. . #

y la disipacion de potencia media es

/ 0
. .
. .
La disipacion de potencia en un circuito integrado TTL es practicamente constante dentro

del rango de frecuencias a las que puede operar. Sin embargo,como se vera mas adelante, en un

Y DESEMPENO
3.1. CARACTERISTICAS
DE OPERACION
21
circuito CMOS depende de la frecuencia de operacion. En condiciones estaticas es muy baja,

aumentando linealmente con la frecuencia de conmutacion. La figura 3.6 muestra las curvas de
potencia para algunas familias tpicas de circuitos TTL y CMOS. Como ejemplo, la disipacion de
potencia de una compuerta TTL Schottky de bajo consumo (LS) es de 2 mW, practicamente constante para todo el rango de frecuencias de operacion. Sin embargo, para una compuerta HCMOS
en condiciones estaticas, la disipacion de potencia es de 0,0000025 mW y a 100kHz es de 0,17
mW.
Figura 3.6: Curvas de disipacion de potencia en funcion de la frecuencia para algunas familias de
integrados TTL y CMOS.
3.1.6
Retardo de propagacion
Cuando una senal se propaga a traves de un circuito, experimenta un retardo en el tiempo. En particular, en un circuito logico, un cambio en la salida siempre ocurre un 1 2 despues del cambio en
la entrada que lo provoca. El tiempo transcurrido se conoce como retardo de propagacion. Para
caracterizar este fenomeno en las compuertas logicas, se consideran dos parametros relevantes:
+
: es el tiempo entre un determinado punto del flanco activo del pulso de entrada y el
punto correspondiente en el flanco de la senal de salida, cuando la salida cambia de nivel H
a nivel L.
2 3
# +
: es el tiempo entre un determinado punto del flanco activo del pulso de entrada y el
punto correspondiente del flanco de la senal de salida, cuando la salida cambia de nivel L a
nivel H.
2 3
La figura 3.7 ilustra un ejemplo de retardo de propagacion. En este caso se toman como
referencia los puntos ubicados en el 50% de la excursion del voltaje de las senales de entrada y de
salida.

CAPITULO
22
Figura 3.7: Definicion de retardo de propagacion.

El retardo de propagacion limita la frecuencia maxima a la que puede operar una compuerta.
Claramente, mientras mayor es el retardo de propagacion, menor es la frecuencia maxima de
operacion.
3.1.7
Producto velocidad potencia
Cuando en una determinada aplicacion, es relevante tanto el retardo de propagacion como la disipacion de potencia, el producto velocidad-potencia es un buen parametro para comparar distintas
familias de integrados logicos. La unidad resultante de este producto es el pico Joule (pJ). En general, siempre se debe buscar el producto mas reducido que permita conseguir las caractersticas
de desempeno deseadas. Los circuitos CMOS presentan un producto velocidad-potencia mucho
menor que los circuitos TTL, debido a su menor disipacion de potencia. Sin embargo, esta caracterstica pierde validez a frecuencias muy altas, lo que es evidente a partir del grafico de la figura
3.6.
3.1.8
Concepto de fan-out y carga
Cuando la salida de una compuerta alimenta una o mas entradas, como se muestra en la figura 3.8,
se genera una carga en la compuerta de alimentacion. Al igual que en cualquier circuito electrico
o electronico, existe un lmite para el numero de cargas que una compuerta puede alimentar. Este
lmite recibe el nombre de fan-out.
Cuando una salida TTL esta en estado H, entrega corriente a las entradas que alimenta. Contrariamente, cuando esta en estado L, absorbe corriente de las entradas. Esta caracterstica se
ilustra en forma simplificada en la figura 3.9, donde las resistencias representan la impedancia de
salida y la impedancia de entrada de las compuertas.
Mientras mas cargas se conecten a la salida de una compuerta TTL, la corriente aumenta
con cada carga anadida. Al aumentar la corriente, aumenta la cada de tension en la resistencia
- +
- +
disminuya. Si se conecta un exceso de cargas,
interna haciendo que la tension de salida
- + $% &' (
disminuira por debajo de su valor mnimo,
, reduciendose en forma drastica el margen
de ruido de nivel alto, comprometiendo el correcto funcionamiento del circuito. Adicionalmente,
al aumentar la corriente crece la disipacion de potencia de la puerta de salida.
Como vimos, el fan-out es el maximo numero de entradas que pueden ser conectadas a una
salida sin afectar su funcionamiento. Para la familia TTL Schottky de bajo consumo (LS TTL), el
3.2. COMPUERTAS TTL
23
Figura 3.8: Compuerta de salida con tres cargas de entrada.
Figura 3.9: Direccion de la corriente de carga segun el estado de la salida.
fan-out es de 20. Esto significa que la salida de una compuerta de esta familia puede tolerar hasta
20 entradas de la misma familia.
Cuando la salida es de nivel L, vimos que actua drenando la corriente que obtiene de la entrada
de carga. Al aumentar el numero de cargas conectadas a la salida, aumenta la corriente drenada,
- #
haciendo que la tension de salida
aumente. Si se supera el numero maximo de cargas o fan - +
- # $% ) * (
se hara mayor que
, reduciendo fuertemente el margen de ruido
out especificado,
de nivel bajo. En los circuitos TTL la corriente drenada es mayor que la corriente suministrada,
por lo tanto es la que determina el fan-out.
3.2
Compuertas TTL
3.2.1
Descripcion general
Los circuitos integrados TTL, (Transistor-Transistor Logic) han sido ampliamente desa- rrollados
y actualmente existen varias sub-familias. Por lo general todas utilizan la etapa de salida totem
pole, como se muestra en forma simplificada en la figura 3.12. El circuito que precede a esta etapa
y que controla sus entradas, es diferente en cada subfamilia. Para entender el funcionamiento de
los circuitos TTL y en forma particular la salida totem pole, es necesario comprender primero el
funcionamiento en conmutacion del transistor bipolar.

CAPITULO
24
Transistor de union bipolar
El transistor de union bipolar (Bipolar Junction Transistor, 4 5 6 ) es el elemento de conmutacion

utilizado en todos los circuitos TTL. La figura 3.10 muestra el smbolo de un BJT 7 7 , con sus
tres terminales: base, emisor y colector. La base forma dos junturas, por un lado con el emisor, y
por el otro con el colector.
Figura 3.10: Smbolo del transistor BJT.

En forma simplificada la operacion de conmutacion es la siguiente: cuando la base esta unos
0,7 volts mas positiva que el emisor y proporcionando la corriente suficiente, el transistor conduce
entre el colector y el emisor entrando en saturacion. Idealmente, un transistor saturado actua como
un interruptor cerrado entre el colector y el emisor, como se muestra en la figura 3.11(a). Cuando
la base esta a un voltaje menor que 0,7 volts por arriba del voltaje de emisor, el transistor no
conduce, actuando como un interruptor abierto, como se muestra en la figura 3.11(b).
Figura 3.11: Esquema de conmutacion ideal del transistor bipolar de juntura.

Volviendo a la configuracion totem pole simplificada de la figura 3.12, se aprecia que tiene

una salida cuya topologa es de baja impedancia tanto hacia la alimentacion,
, como hacia

tierra. La configuracion consiste de dos transistores: uno para llevar la salida hacia H ( ) y el

otro para llevarla hacia L (tierra). La resistencia es pequena, lo que permite entregar suficiente
corriente para cargar y descargar en forma rapida capacidades parasitas en la linea de salida. Para
producir una salida de nivel H, el transistor 8 debe conducir mientras que el 89 debe estar abierto.
Contrariamente, una salida de nivel L requiere que el transistor 8 este abierto y el 89 conduciendo.
3.2. COMPUERTAS TTL
25
La configuracion Totem Pole tiene dos inconvenientes:

1. Consumo impulsivo de corriente. Cuando uno de los transistores Totem Pole se enciende
lo hace antes que el otro se corte totalmente. Existe entonces una fraccion de tiempo, unos
pocos nanosegundos, en que ambos estan encendidos. En esta fraccion de tiempo la fuente

de alimentacion practicamente se cortocircuita, excepto por la pequena resistencia intercalada en serie. Esto tiende a generar una repentina disminucion en la entrega de corriente
hacia las otras compuertas del circuito, lo que puede alterar su funcionamiento. El problema se soluciona utilizando una buena fuente de poder y un buen diseno del sistema de
distribucion de energa.
2. Incapacidad de conectar salidas a un mismo nodo. Debido a que siempre en un circuito
Totem Pole uno de los transistor esta conduciendo, no es posible conectar dos salidas a un
mismo nodo. Si una salida es de nivel H, y la otra es de nivel L, se producira un cortocircuito
de la fuente de alimentacion a traves de los dos transistores en conduccion. El voltaje de
salida sera impredecible y la temperatura de ambos transistores aumentara rapidamente,
hasta que uno o ambos se quemen.
Figura 3.12: Estructura simplificada de la configuracion de salida totem pole.
3.2.2
Funcionamiento de algunas compuertas tpicas
A continuacion se presenta y describe el funcionamiento de las compuertas mas tpicas de la familia TTL estandar, designadas por el codigo 54XX/74XX. El analisis de funcionamiento que se
hace es simplificado, por lo que se sugiere realizar simulaciones utilizando SPICE (o cualquiera
de sus derivados modernos). Las simulaciones de compuertas sometidas a diferentes cargas, diferentes voltajes para las senales de entrada y diferentes condiciones de temperatura de operacion,
permiten comprender en profundidad su funcionamiento.

CAPITULO
26
Inversor TTL
La figura 3.13 muestra un circuito inversor (negador) TTL estandar. El transistor : ; , llamado

transistor de acoplamiento de entrada, y el diodo < , llamado diodo clamp, que fija el nivel de
entrada, forman la configuracion de entrada. : = es el divisor de fase y como ya vimos, : y : >
forman la configuracion de salida Totem-Pole.
" + $% &' (
Cuando la entrada es mayor que
, la juntura base-emisor de : ; se polariza en forma
inversa y la juntura base-colector en forma directa. Esta condicion genera una circulacion de

corriente a traves de ; y de la juntura base-colector de : ; , haciendo que : = se sature. La
conduccion de : = habilita la conduccion de : , llevando su colector (salida de la compuerta), a
un nivel cercano al potencial de tierra. Ademas, la saturacion de : = hace que el nivel de tension
de su colector sea suficientemente bajo como para mantener a : > cortado, es decir, sin conducir.
De esta forma, ilustrada en la figura 3.14, un nivel H de entrada genera un nivel L de salida.
Figura 3.13: Diagrama esquematico de un inversor TTL estandar.

" # $% ) * (
Cuando la entrada es menor que

, la juntura base-emisor de : ; se polariza en forma
directa y la juntura base-colector en forma inversa. Esta condicion genera una corriente a traves de

; y de la juntura base-emisor de : ; , la cual circula hacia la tierra proporcionada por el circuito
que alimenta a la entrada. Al no haber corriente por la base de : = , e ste no conduce (esta cortado),
por lo que su potencial de colector es alto, habilitando la conduccion de : > . Al estar saturado, : >

genera un camino de baja impedancia desde la fuente,
, hacia la salida. De esta forma, como
se ilustra en la figura 3.15, un nivel L en la entrada produce un nivel H en la salida.
El diodo < ; evita que el transistor : ; se dane producto de posibles pulsos negativos en la
entrada. Por su parte el diodo < = asegura que : > quede totalmente bloqueado cuando : = conduce,
es decir cuando existe una entrada de nivel alto. En estas condiciones, el voltaje de colector de : =
es igual al voltaje base-emisor de : mas el voltaje colector-emisor de : = . < = aporta una cada de
aproximadamente 0.7 volts en serie con la juntura base-emisor de : > , lo que asegura su bloqueo
3.2. COMPUERTAS TTL

cuando :
27
conduce.
Figura 3.14: Funcionamiento de un inversor TTL con entrada H.
Figura 3.15: Funcionamiento de un inversor TTL con entrada L.
Compuerta NAND TTL

La figura 3.16 muestra el diagrama esquematico de una compuerta NAND TTL estandar de dos
entradas. El circuito es practicamente igual al del inversor, excepto por el transistor : ; , que en
este caso posee un emisor adicional para la segunda entrada. En general en la tecnologa TTL
se utilizan transistores bipolares de union con emisores multiples para acomodar las entradas. En
forma simplificada, un transistor de emisores multiples puede representarse por el esquema de
diodos que muestra la figura 3.17.

CAPITULO
28
Figura 3.16: Diagrama esquematico de una compuerta NAND TTL estandar.

La forma mas simple de entender el funcionamiento del circuito de la figura 3.16, es reemplazando el transistor : ; por la combinacion de diodos de la figura 3.17. Un nivel L en la entrada
, o en la entrada
polariza en forma directa al diodo correspondiente ( < ; o < = en la figura
3.17) y en forma inversa la juntura base-colector de : ; (< en la figura 3.17). De esta forma,
: = no conduce dando lugar a una salida de nivel H, en la misma forma descrita para el inversor.
Obviamente, si ambas entradas son de nivel bajo el efecto sera el mismo.
Si ambas entradas son de nivel alto, < ; y < = en la figura 3.17 quedan polarizados en forma
inversa y < en forma directa. As, : = conduce dando lugar a un nivel de salida L, en la misma
forma que el inversor TTL.
Figura 3.17: Circuito equivalente de diodos para un transistor BJT de dos emisores.
Compuerta NOR TTL

La figura 3.18 muestra el circuito esquematico de una compuerta NOR TTL estandar de dos entradas. Comparado con el circuito de la compuerta NAND, se observa un mayor numero de transistores. : ; y : = son los transistores de entrada, : y : > , que estan en paralelo, actuan como
divisores de fase y : ? y : @ forman la tpica salida totem-pole.
3.2. COMPUERTAS TTL
29
Si ambas entradas estan en nivel L, las junturas base-emisor de los transistores de entrada se
polarizan en forma directa, manteniendo sin conducir a los transistores : y : > . De esta forma,
: ? se satura y : @ se corta, produciendo un nivel H en la salida.
Figura 3.18: Diagrama esquematico de una compuerta NOR TTL estandar.

Cuando la entrada A esta en nivel L y la entrada 4 en nivel H, : se corta y : > se satura. De
esta forma : > pone en conduccion a : @ y a la vez corta a : ? , generando una salida de nivel L.
Cuando la entrada A esta en nivel H y la entrad 4 a nivel L, : se satura y : > se corta.
Entonces : pone en conduccion a : @ y corta a : ? , generando nuevamente una salida de nivel L.
Si ambas entradas estan en nivel H, tanto : como : > se saturan, provocando la saturacion de
: @ y el corte de : ? . Como hemos visto, esto genera una salida de nivel L.
Compuerta AND y compuerta OR TTL

La figura 3.19 muestra las compuertas AND y OR TTL estandar de dos entradas cada una. Comparando estos circuitos con los de las compuertas NAND y NOR respectivamente, es posible
observar que ambas poseen un circuito adicional, que se muestra en el recuadro de lnea punteada.
En ambos casos el circuito adicional corresponde a un inversor, de tal forma que la compuerta
NAND se convierte en AND y la compuerta NOR se convierte en OR. Es evidente que las compuertas AND y OR son un poco mas lentas que las NAND y NOR dado el mayor numero de
componentes que hay en el camino de la senal (un inversor extra).

CAPITULO
30
Figura 3.19: Diagramas esquematicos de una compuerta AND y de una compuerta OR TTL
estandar.
3.2.3
Compuertas de colector abierto
Hasta ahora solo hemos visto compuertas TTL cuya configuracion de salida corresponde al esquema totem-pole. Algunos integrados TTL disponen de otro tipo de salida llamada open-collector
(colector abierto). La figura 3.20 muestra un inversor TTL estandar con salida de colector abierto.
Como se aprecia, el colector del transistor : no esta conectado a ningun nodo, lo que da origen al nombre colector abierto. Para obtener los niveles logicos H y L a la salida del circuito, es
. .
necesario conectar una resistencia externa, llamada pull-up, entre
y el colector del transistor
de salida. De esta forma, cuando : no conduce, por la resistencia solo circulara una pequena
corriente debida a la eventual carga conectada al colector de : , haciendo que en e ste exista una
. .
tension cercana a
o nivel H. Cuando : se satura, la caida de tension en la resistencia es
maxima, y la tension de colector de : se aproxima al valor de tierra o nivel L.
3.2. COMPUERTAS TTL
31
Figura 3.20: Diagramas esquematicos de una compuerta NOT TTL con salida de colector abierto.
3.2.4
Compuertas triestado
Una compuerta triestado (tri-state) es esencialmente una compuerta con salida totem-pole en la
que es posible habilitar o deshabilitar la salida a traves de una lnea de control. Cuando la compuerta esta habilitada, su salida entrega niveles B y C igual que una compuerta TTL con salida
totem-pole. Cuando esta deshabilitada, la salida permanece desconectada del resto del circuito;
en realidad esta en un estado de alta impedancia, que para efectos practicos se puede considerar
como un interruptor abierto. La figura 3.21 muestra como funciona una compuerta negadora con
control de tercer estado. El smbolo D indica que la salida tiene capacidad triestado.
Figura 3.21: Funcionamiento del control triestado.

La figura 3.22 muestra el circuito esquematico simplificado de un inversor TTL con salida triestado. Note que corresponde a una compuerta NAND de dos entradas, en que una de las entradas
de : ; se ha destinado al control del tercer estado.
Cuando la entrada de habilitacion esta en nivel B , el transistor : = no conduce haciendo que
la salida totem-pole se comporte en forma normal, es decir, igual que en un circuito estandar. Sin
embargo, si la entrada de habilitacion esta en nivel C , : = conduce, llevando a tierra al segundo
emisor del transistor de entrada : ; . De esta forma, : y : ? no conducen y el diodo < ; se polariza
en forma directa, impidiendo que : > conduzca. Cuando los dos transistores del circuito totempole no conducen, e ste se comporta como un circuito abierto (alta impedancia hacia la fuente y
hacia la tierra), haciendo que la salida este por completo desconectada del resto del circuito. Esta

CAPITULO
32
Figura 3.22: Diagramas esquematicos de una compuerta NOT TTL con salida de triestado.
situacion se ilustra esquematicamente en la figura 3.23.
Figura 3.23: Diagrama esquematico de una salida totem-pole con triestado habilitado.
3.2.5
Compuertas Schmitt Trigger
La compuerta Schmitt Trigger es una compuerta normal con una pequena realimentacion interna.
La cantidad de realimentacion se escoge de tal forma que el circuito no sea completamente un flipflop pero tenga alguna caracteristica de flip-flop superpuesta al comportamiento de una compuerta
normal.
El comportamiento del dispositivo resultante se grafica en la figura 3.24(a). Si el voltaje de
entrada Vin aumenta desde 0 hasta E , la salida bajara abruptamente al nivel L (tramo BC), y se
3.2. COMPUERTAS TTL
33
mantendra en ese nivel aunque el voltaje de entrada se mueva entre los puntos E y D. A medida
que Vin decrece, la salida se mantendra en nivel L hasta que Vin = F , donde Vout se dispara
abruptamente al nivel H (punto F en la figura).
La accion descrita se conoce como histeresis y se mide por la diferencia entre los voltajes F
e E . Para una compuerta Schmitt Trigger TTL, los valores normales de F y de E son de 0.8 y 1.6
volts respectivamente. El smbolo circuital de una compuerta Schmitt Trigger, corresponde al de
una compuerta estandar con una curva de histeresis dibujada en su interior, como se muestra en la
figura 3.24(b).
Figura 3.24: Comportamiento del voltaje y smbolo de una compuerta Schmitt Trigger.
Las compuertas Schmitt Trigger son muy u tiles para combatir el ruido en las entradas a un
circuito o sistema digital. Considere por ejemplo la forma de onda ruidosa de la figura 3.25,
con los valores de F y de E superpuestos. La entrada debe aumentar hasta E antes de que la
compuerta cambie a nivel L. La histeresis de la compuerta rechaza todo el ruido en la parte baja
de la senal, permitiendo un salto limpio en el punto S. Una vez en el estado L, la compuerta ignora
todas las variaciones que esten por encima de F , limpiando de esta forma la onda ruidosa.
3.2.6
Series TTL mas avanzadas
Hasta ahora solo hemos analizado circuitos TTL estandar. A continuacion veremos, en forma
muy superficial, otras series de la familia TTL, en las que se ha perseguido bajar el consumo de
corriente de las compuertas, o aumentar la velocidad de conmutacion, o ambas caractersticas a la
vez. Es importante recordar que las salidas TTL absorben corriente de la carga cuando estan en
nivel B y que entregan corriente (muy baja) a la carga cuando estan en nivel C .
Serie TTL de bajo consumo (54LXX/74LXX)
Como su designacion lo indica, esta serie tiene como caracterstica principal un bajo consumo de
potencia. La figura 3.26 muestra una compuerta NAND tpica de esta familia. Comparandola con
la compuerta NAND de la figura 3.16, se ve que la topologa del circuito es la misma, sin embargo
el valor de las resistencias de la de bajo consumo es mayor. Mientras mayor es el valor de las
34
CAPITULO
Figura 3.25: Uso de una compuerta Schmitt Trigger para eliminar el ruido en una senal digital.
resistencias del circuito, menor es la corriente consumida, y menor la potencia disipada. El precio
que se paga por esta solucion es un mayor tiempo de retardo. Tpicamente una compuerta TTL
estandar disipa unos 10 mW, mientras que una de bajo consumo disipa alrededor de 1mW. Por
otra parte, el retardo de propagacion de una compuerta estandar es de unos 10 ns, mientras que el
de una de bajo consumo es de 33 ns.
Figura 3.26: Diagrama esquematico de una compuerta NAND TTL de la serie de bajo consumo.
Serie Schottky TTL (54SXX/74SXX)

Durante muchos anos la serie Schottky TTL fue la de mayor velocidad entre las series TTL. La
mayor velocidad se logra mediante la incorporacion de diodos de barrera Schottky. Estos evitan
que los transistores del circuito entren en total saturacion al conducir. De esta forma es posible
disminur el tiempo que toman los transistores para entrar y salir de conduccion. Por otra parte,
las resistencias del circuito son incluso de menor valor que en los TTL estandar. La figura 3.27
3.2. COMPUERTAS TTL
35
muestra el circuito esquematico correspondiente a una compuerta NAND de la serie Schottky TTL.
El smbolo, tanto de los diodos como de los transistores corresponde a los de barrera Schottky. El
retardo de propagacion de una compuerta Schottky TTL es de unos 3ns y su disipacion de potencia
de alrededor de 20 mW.
Figura 3.27: Diagrama esquematico de una compuerta NAND de la serie Schottky TTL.
Serie Schottky TTL de bajo consumo (54LSXX/74LSXX)

La serie Schottky TTL de bajo consumo ha sido la mas utilizada en los u ltimos anos. Esta, representa un compromiso entre la velocidad de operacion y el bajo consumo de energa. Con un
retardo de propagacion de alrededor de 10 ns, funciona a la misma velocidad que la serie TTL
estandar. Sin embargo, la disipacion tpica de una compuerta de esta serie es de unos 2mW, es decir, una quinta parte de la de una compuerta de la serie estandar. la figura 3.28 muestra el circuito
esquematico de una compuerta NAND de esta serie.
Serie Schottky Avanzada y Schottky de bajo consumo avanzada
(54ASXX/74ASXX y 54ALSXX/74ALSXX)
Estas nuevas series son versiones tecnologicamente mas avanzadas de las series Schottky y Schottky de bajo consumo. En las compuertas de la serie AS, la disipacion de potencia tpica es de unos
8,5 mW y en las de la serie ALS es de alrededor de 1 mW. Los tiempos de retardo de propagacion
tpicos para la serie AS son de 1,5 ns y para la serie ALS de unos 4 ns.
36
CAPITULO
Figura 3.28: Diagrama esquematico de una compuerta NAND TTL de la serie Schottky de bajo
consumo.
Captulo 4
Circuitos Integrados CMOS

La sigla CMOS corresponde al termino dado en ingles a los circuitos que utilizan transistores
MOS en forma complementaria (Complementary Metal Oxide Semiconductor), es decir, ocupan
un transistor de canal N juanto a un transistor de canal P. El termino MOS es una version reducida
del termino completo, MOSFET, que significa Metal Oxide Semiconductor Field Effect Transistor.
4.1
Caractersticas de operacion y desempeno
En esta seccion se describen las caractersticas generales de operacion de los circuitos integrados
digitales CMOS. Con especial e nfasis se tratan los circuitos HCMOS (High speed CMOS), de
la serie 74HCXX, por ser los mas utilizados actualmente. Su velocidad es comparable con los
integrados de la serie Schottky TTL de bajo consumo, (74LSXX). Otra serie CMOS muy utilizada
hasta hace poco tiempo, es la CMOS 4000, sin embargo, hoy ha sido practicamente desplazada
por la 74HCXX. A continuacion, desde una perspectiva comparativa con los TTL, se destacan las
caractersticas mas relevantes de los integrados digitales CMOS.
4.1.1
Voltaje de alimentacion
Los circuitos bipolares TTL requieren una alimentacion de

volts, tolerando solo una pequena

. Los circuitos CMOS en cambio, permiten un rango de alimentacion mayor,
desviacion de
de +2 a +6 volts para las series HC y AC, y de +3 a +15 volts para las series 4000 y 74CXX. Sin
embargo, existen dos series CMOS, la HCT y la ACT, que han sido disenadas para ser compatibles
con los circuitos TTL y por lo tanto requieren una alimentacion de +5 volts.
4.1.2
Niveles de entrada
Cuando una entrada TTL esta en estado B , entrega corriente al circuito que le esta generando la
senal B (tpicamente 0,25 mA para la serie LS). Esto debe ser considerado cuando se alimentan compuertas TTL con otro tipo de circuitos. Contrariamente, en un circuito CMOS no existe
corriente de entrada.
El umbral de entrada necesario en una compuerta TTL para provocar un cambio en la salida

G
volts). Sin embargo, en la mayor
es de alrededor de dos cadas de voltaje de un diodo (
37

CAPITULO
4. CIRCUITOS INTEGRADOS CMOS
38
parte de las familias CMOS, este umbral es de alrededor de media fuente de alimentacion, con una
dispersion considerable, tpicamente de entre 1/3 y 2/3 de la fuente de poder. Las familias HCT y
ACT, compatibles con los TTL, han sido disenadas para tener un umbral de entrada bajo, similar
a los TTL. Como vimos, esto se debe a que en los circuitos TTL la salida C no llega a +5 volts.
Las entradas CMOS son susceptibles a dano permanente producto de la electricidad estatica
durante su manipulacion. Las entradas no utilizadas deben ser conectadas a C o a B segun corresponda.
4.1.3
Velocidad y potencia
Los circuitos TTL consumen considerable corriente en estado de reposo (quiescent current). Como
vimos, mientras mas rapida es la serie TTL, menores son las resistencias internas y por lo tanto
mayor es la corriente consumida en estado de reposo. La disipacion de potencia en reposo de
todas las series CMOS es cero. Sin embargo, su consumo de potencia aumenta linealmente con
la frecuencia de operacion. Los circuitos CMOS pueden operar a frecuencias comparables a la
de los circuitos TTL. Cuando ambas familias, TTL y CMOS, funcionan a maxima velocidad,
consumen aproximadamente la misma potencia (ver figura 3.6). El bajo consumo de los CMOS en
condiciones de baja frecuencia los hace atractivos en sistemas portatiles, como telefonos celulares,
calculadoras, Palms, etc., donde la menor disipacion de potencia posible, es probablemente la
condicion de diseno mas relevante.
4.1.4
Inmunidad al ruido
Otra de las caractersticas sobresalientes de los integrados digitales CMOS es en la inmunidad al

, +
, #
ruido. El valor de
en los CMOS es de 1,4 volts y el de
es de 0.9 volts. Recordemos que
en los TTL de la serie LS estos valores son de 0,7 volts y de 0,4 volts respectivamente.
4.1.5
fan-out y carga
Contrariamente a los circuitos TTL, los circuitos CMOS representan en forma predominante una
carga capacitiva. Esto se debe a que las entradas corresponden a compuertas de transistores MOS,
que son puramente capacitivas. Para los CMOS, las limitaciones de velocidad estan determinadas
por los tiempos requeridos para cargar y descargar las capacidades inherentes a estos transistores.
Cuando la compuerta de salida esta en nivel H, la capacidad de la compuerta de entrada se carga
a traves de la resistencia interna de la compuerta de salida. Cuando la compuerta de salida baja a
nivel L, la capacidad de entrada se descarga, como se muestra en la figura 4.1.
Al agregar mas cargas CMOS a la salida de una compuerta, la capacidad total aumenta por
estar e stas en paralelo. Consecuentemente, se incrementan los tiempos de carga y descarga, reduciendo de esta forma la frecuencia maxima a la que puede operar el circuito. Por este motivo,
el fan-out de un circuito CMOS esta limitado for la frecuencia maxima de operacion. Mientras
menor sea el numero de entradas conectadas a una salida, mayor sera la frecuencia a la que podra
operar el circuito.
Las excelentes caractersticas de operacion que presentan los integrados digitales CMOS
en cuanto a la corriente de reposo practicamente nula, a la variacion de la salida entre 0
4.2. COMPUERTAS CMOS
39
Figura 4.1: Diagrama esquematico de la operacion de carga y descarga de una entrada CMOS.
volts y el voltaje de la fuente de alimentacion, a la buena inmunidad al ruido, etc., los hacen
hoy la mejor opcion para los nuevos disenos.

En aplicaciones donde se requiere alta densidad (memorias, microprocesadores), los fabricantes prefieren los circuitos NMOS (solo con
transistores de canal N), a pesar de su disipacion de potencia relativamente alta.
4.2
Compuertas CMOS
Para entender el funcionamiento de los circuitos integrados CMOS, es necesario estudiar primero
el funcionamiento de los transistores de efecto de campo MOS. Aunque estos dispositivos difieren
considerablemente de los transistores bipolares de juntura (BJT), tanto en su construccion como
en su funcionamiento, operando en conmutacion el comportamiento de ambos es similar. Considerando el caso ideal, los dos funcionan como interruptores abiertos o cerrados, dependiendo del
valor de sus entradas.
4.2.1
Estructura y funcionamiento del transistor MOS
El transistor MOS es un dispositivo de tres terminales en el cual el flujo de corriente entre dos de
ellos, drenaje y fuente (drain y source), es controlado fundamentalmente por el voltaje aplicado
en el tercer terminal, llamado compuerta (gate).
La estructura fsica de un transistor MOS se muestra en la figura 4.2. El substrato puede ser
de silicio tipo P o de tipo N. El drenaje y la fuente (D y S) son zonas muy dopadas con impurezas
de tipo contrario a la del substrato. La compuerta (G) esta formada por una capa de polisilicio
muy dopada (de tipo N). Entre esta capa y el substrato existe una capa de o xido de silicio H I J = ,
material de excelentes propiedades aislantes. Si el substrato es de tipo P, o de tipo N, hablaremos
respectivamente de transistores MOS de canal N, o de canal P, respectivamente.
De la figura 4.2 se observa que el transistor MOS es simetrico. El drenaje y la fuente son
fsicamente indistinguibles. En realidad cada uno de los terminales S/D y D/S actuara como
drenaje o como fuente en funcion de las tensiones que se apliquen al transistor.
Veamos cualitativamente el funcionamiento de un transistor NMOS (MOS de canal N). como
se muestra en la figura 4.3, el substrato es de tipo P y tanto el drenador como la fuente son de tipo

CAPITULO
40
Figura 4.2: Estructura fsica de un transistor MOS.

K
N. Tomaremos como referencia de tension el terminal de la izquierda (

), de manera que las
L K

L
0 K

0
tensiones (positivas) que aplicaremos a los otros dos terminales seran
y
.
Esta terminologa indica que el drenaje de un transistor NMOS es el terminal simetrico al que se
aplica la tension mas alta. Como en primera aproximacion al funcionamiento del transistor una
tension de substrato diferente a la de fuente tiene muy poca influencia, no consideraremos este
K M

caso. Por lo tanto supondremos
.
Figura 4.3: Seccion verical y smbolo circuital de un transistor NMOS.

De la figura 4.3 se puede concluir que en condiciones estaticas la corriente que fluye por la
compuerta es siempre nula, ya que esta conectada a un material aislante. Por lo tanto en estas
0
condiciones a lo mas podra fluir una corriente no nula, , entre los dos terminales simetricos S y
D.
L K
0 K
Si el voltaje de la compuerta,
, es cero o negativo, no importa cual sea el valor de
, la
0
corriente
sera cero. Esto se debe a la presencia de dos junturas PN polarizadas inversamente
L K
entre el drenaje y la fuente. Si en cambio aplicamos una tension
positiva, analogamente a
un condensador, se acumularan cargas negativas (electrones) en la zona del substrato bajo la com L K
es suficientemente grande, estas cargas negativas formaran un canal conductor que
puerta. Si
41
0 K
permitira la circulacion de corriente entre el drenaje y la fuente. Si en forma simultanea

es
positivo, los electrones fluiran desde la fuente hacia el drenaje. Como la corriente electrica se
0
define como un desplazamiento de cargas positivas, diremos que la corriente
fluira desde el
L K
drenaje a la fuente. Intuitivamente se tendera a pensar que mientras mas alto es
, mas alta sera
0
0 K
tambien la corriente , y de la misma forma, mientras mas alto es
mas alta sera tambien
0
0 K
0 K
. Todo esto es cierto solo para pequenos valores de
, ya que al aumetar
mas alla de un
0
deja de aumentar, es decir, se satura. Esta situacion se conoce como
cierto valor, la corriente
estrangulamiento del canal (pinch-off ).
4.2.2
Funcionamiento en conmutacion del transistor MOS

La figura 4.4 muestra el smbolo esquematico para los transistores MOS de canal 7 y de canal .
Como vimos, sus terminales se identifican como compuerta, drenaje y fuente. Generalmente, en
integrados digitales el cuarto terminal, substrato (bulk), se conecta al terminal fuente de cada uno
de los transistores del integrado durante el proceso de fabricacion. As, el smbolo se dibuja en
forma simplificada como se muestra en la figura 4.4
Figura 4.4: Smbolo circuital de los transistor MOS de canal 7 y de canal .

Fijemos nuestra atencion en el funcionamiento de un transistor NMOS en conmutacion. Si
la tension de compuerta es mas positiva que la de la fuente, vimos que se forma un canal entre
drenaje y fuente permitiendo la conduccion. Podemos decir entonces, que en estas condiciones
- ,
el transistor esta conduciendo o esta ON y la resistencia del canal,
, es pequena. Cuando la
tension compuerta-fuente es cero, el canal deja de existir y el dispositivo no conduce entre drenaje
y fuente. En estas condiciones decimos que el MOSFET esta OFF y la resistencia entre drenaje y
- N N
fuente,
, es muy grande.

Los MOSFET de canal funcionan en forma similar, pero con todas las polaridades de las tensiones inversas a las del MOSFET de canal 7 . Ambas situaciones, conduccion y corte se ilustran

en la figura 4.5 tanto para transistores de canal 7 como de canal . En forma ideal las resistencias
- ,
- N N
y
pueden despreciarse y entonces solo consideramos el dispositivo como un interruptor cerrado o abierto.

CAPITULO
42
Figura 4.5: Funcionamiento en conmutacion de los transistores MOSFET.
4.2.3
Funcionamiento de algunas compuertas tpicas
A continuacion se presenta y se analiza en forma simplificada el funcionamiento de las compuertas CMOS mas tpicas. El analisis solo intenta formar una vision general de la operacion
de las distintas compuertas CMOS. Se recomienda en forma especial que los alumnos realicen
simulaciones utilizando SPICE, alterando las tensiones de entrada, las cargas y la temperatura de
funcionamiento, con el objeto de tener una vision mas completa y cercana a la realidad.
Inversor CMOS
El circuito de la figura 4.6 muestra la estructura de un inversor CMOS. Se aprecia claramente la

existencia de un par complementario de transistores, uno de canal 7 y otro de canal y la gran
simplicidad en comparacion con los circuitos TTL. Cuando se aplica un nivel alto (H) a la entrada,
el transistor PMOS (: ; ) no conduce y el NMOS (: = ) si conduce, entrando en saturacion. Esta
- ,
condicion forma un camino de baja impedancia (
) entre tierra y la salida de la compuerta,
haciendo que la tension en ella sea muy cercana a 0 volts, es decir un nivel L. Cuando se aplica
un nivel L a la entrada, : ; se satura y : = no conduce. Esta condicion forma un camino de baja
- ,
0 0
impedancia (
) entre la fuente y la salida, haciendo que esta tenga un valor cercano a
,
es decir un nivel H.
43
Figura 4.6: Circuito esquematico de un inversor CMOS.

Compuerta NAND CMOS
La figura 4.7 muestra el circuito esquematico de una compuerta NAND CMOS de dos entradas.
Observe la disposicion de los pares complementarios y note que los transistores NMOS conectados en serie forman el camino de baja impedancia hacia tierra cuando ambos conducen, y que los
0 0
dos transistores PMOS en paralelo forman el camino de baja impedancia hacia
cuando uno
de ellos o ambos conducen.
Figura 4.7: Circuito esquematico de una compuerta NAND CMOS de dos entradas.
En detalle el funcionamiento de una compuerta NAND CMOS es el siguiente:
Cuando ambas entradas estan en nivel L, : ; y : = se saturan y : y : > no conducen. De
- ,
esta forma se genera un camino de baja impedancia (dos
en paralelo) desde la fuente
0 0
hacia la salida.
de alimentacion

CAPITULO
44
Tabla 4.1: Tabla de conmutacion de los transistores en la compuerta NAND COMOS.

A
L
L
H
H
L
H
L
H
S
S
C
C
S
C
S
C
C
C
S
S
>
C
S
C
S
Salida
H4
H
H
L
Cuando la entrada A esta en nivel L y la entrada B en nivel H, : ; y : > conducen saturandose,

mientras que : = y : se mantienen cortados, es decir sin conducir. Como : y : > estan
en serie y solo : > conduce, no hay un camino conductor hacia tierra. Sin embargo, existe
0 0
un camino de baja impedancia hacia
a traves de : ; , por lo tanto la salida esta en nivel
H.
Cuando la entrada A esta en nivel H y la entrada B esta en nivel L, la situacion es justo contraria a la anterior, es decir, : ; y : > no conducen, mientras que : = y : se saturan. En esta
situacion nuevamente el camino hacia tierra esta cortado, ahora debido a : > , y el camino
0 0
hacia
es de baja impedancia, debido ahora a : = . Entonces, la salida nuevamente es de
nivel H.
Por u ltimo, cuando ambas entradas estan en nivel H, : ; y : = no conducen mientras que :
y : > se saturan. En esta condicion, se forma un camino de baja impedancia entre tierra y la
salida, a traves de : y : > , haciendo que la salida este en nivel L.
En la tabla 4.1 se muestra un resumen del estado de los transistores y de la salida para las
distintas condiciones de entrada en una compuerta NAND CMOS.
4.2.4
Compuerta NOR CMOS
La figura 4.8 muestra una compuerta NOR CMOS de dos entradas. Observando la disposicion de
los pares complementarios, se aprecia que es justo la configuracion inversa a la de la compuerta
NAND. Ahora los transistores PMOS estan en serie y los NMOS en paralelo.
En detalle el funcionamiento de una compuerta NOR CMOS es como sigue:
Cuando ambas entradas estan a nivel L, : ; y : = se saturan, mientras : y : > no conducen.
0 0
Esta condicion genera un camino de baja impedancia entre
y la salida, haciendo que
esta este a nivel H.
1
L = nivel bajo
S = saturado (on)
3
C = cortado (off)
4
H = nivel alto
2
45
Figura 4.8: Circuito esquematico de una compuerta NOR CMOS de dos entradas.
Tabla 4.2: Tabla de conmutacion de los transistores en la compuerta NOR COMOS.

A
L
L
H
H
L
H
L
H
S
S
C
C
S
C
S
C
C
C
S
S
>
C
S
C
S
Salida
H
L
L
L
Cuando la entrada A esta a nivel L y la entrada B a nivel H, : ; y : > se saturan, mientras

que : = y : no conducen. De esta forma, solo hay un camino de baja impedancia hacia
tierra, provocado por la conduccion de : > , haciendo que la salida este en nivel L.
Cuando la entrada A esta a nivel H y la entrada B a nivel L, : ; y : > no conducen, mientras
que : = y : se saturan. En esta condicion se forma un camino de baja impedancia hacia
tierra, debido a la conduccion de : , haciendo que la salida este en nivel L.
Cuando ambas entradas estan a nivel H, : ; y : = no conducen, mientras que : y : > se
saturan. En esta condicion hay un camino de baja impedancia hacia tierra provocado por
- ,
dos
en paralelo, debidos a la conduccion de : y : > . De esta forma, la salida esta en
nivel L.
La tabla 4.2 muestra un resumen del estado de los transistores y de la salida para las distintas
condiciones de entrada de una compuerta NOR CMOS.

CAPITULO
46
4.2.5
Compuertas CMOS de drenaje abierto
Las compuertas de drenaje abierto son la contraparte CMOS de las compuertas de colector abierto
TTL. Una compuerta de drenaje abierto corresponde a un circuito digital cuya salida es un transistor NMOS (MOS de canal 7 ) como muestra la figura 4.9(a), con el terminal de drenaje desconectado. De la misma forma que las compuertas TTL de colector abierto, es necesario conectar una
resistencia pull-up, como se muestra en la figura 4.9(b) para poder producir un salida de nivel H.
Figura 4.9: Compuertas de drenaje abierto.
4.2.6
Compuertas CMOS triestado
Las compuertas CMOS triestado incluyen el circuito 4.10 en la configuracion de salida para desconectar esta cuando se desea una salida de alta impedancia, es decir, para desconectar la salida
del resto del circuito externo. Como se aprecia en la figura 4.10, un nivel L en la entrada de
C O P I Q I 2 O R I S 7 hace que tanto : ; como : = se saturen, conectando la salida con el terminal 1 y 2
respectivamente. Contrariamente, cuando la entrada de C O P I Q I 2 O R I S 7 esta en nivel H, tanto : ;
como : = no conducen (se cortan), desconectando la salida de los terminales 1 y 2.
Figura 4.10: Configuracion para salida triestado CMOS.
47
Intercalando el circuito de la figura 4.10 en la salida de los circuitos CMOS revisados previamente, podemos obtener las versiones triestado para cada uno de ellos. La figura 4.11 muestra las
versiones triestado para las compuertas NOT y NAND CMOS.
Figura 4.11: Compuertas NOT y NAND CMOS triestado.
48
CAPITULO
Captulo 5
Aspectos practicos
En este captulo revisaremos las consideraciones practicas mas relevantes, necesarias para disenar
y construr circuitos digitales confiables. Desde este punto de vista, este captulo puede considerarse una continuacion, o mas bien una extension del captulo 2. Sin embargo, con los conocimientos acumulados de los captulos 3 y 4, podemos analizar ahora en forma mas detallada y profunda
los aspectos practicos necesarios para construr equipos digitales, mas alla de los prototipos que
se desarrollan en este laboratorio. Inicialmente veremos los aspectos practicos relacionados con
los integrados TTL. A continuacion revisaremos las consideraciones practicas para el uso de integrados CMOS y finalmente, completaremos el estudio, analizando las reglas a considerar, para
combinar exitosamente integrados TTL y CMOS en un mismo circuito.
5.1
Consideraciones practicas en el uso de circuitos TTL
En los captulos anteriores se ha introducido los conceptos de fuente y drenaje o sumidero de

corriente. Ahora que ademas conocemos la configuracion totem-pole, veremos la forma en que
operan las salidas de los circuitos TTL, como fuente y sumidero de corriente.
La figura 5.1 muestra un inversor TTL estandar, alimentando la entrada de otro inversor TTL
estandar. Cuando el estado de salida del inversor exitador es H, la compuerta actua como fuente
de corriente para la carga. La entrada de la compuerta de carga equivale a un diodo polarizado en
forma inversa. Como este diodo no es ideal, la corriente de entrada es de un maximo de 40 A, los
cuales son suministrados por la salida totem-pole, en la forma que se muestra en la figura 5.1(a).
Cuando la compuerta exitadora tiene su salida en nivel L, actua drenando corriente de la compuerta de carga, es decir, funciona como sumidero de corriente. Esta situacion se muestra en la
figura 5.1(b). La corriente en este caso es de un maximo de 1.6 mA para los circuitos TTL estandar.
En las hojas de caractersticas de los manuales de integrados TTL, esta corriente se indica con un
valor negativo, debido a que sale por la entrada de la compuerta de carga.
5.1.1
Conexion prohibida entre salidas TTL topem-pole
Las salidas totem-pole no pueden conectarse juntas en un mismo nodo, ya que dicha conexion
permanentes en los dispositivos. La
produce corrientes excesivas que daran lugar a danos
49
CAPITULO
5. ASPECTOS PRACTICOS
50
Figura 5.1: Corriente entregada y drenada por una salida TTL.

figura 5.2 muestra un ejemplo cuando una de las salidas totem-pole es H (compuerta A) y la otra
salida es L (compuerta B). Claramente la fuente de +5 volts queda cortocircuitada a traves de
: ; de la compuerta A y : = de la compuerta B, salvo por la resistencia en el colector de : ; .
Sin embargo, como esta resistencia es de un valor muy pequeno (130 ) y la resistencia de los
transistores bipolares en estado J es muy chica, la corriente que circula es mayor que el maximo
que soportan los transistores antes de quemarse.
5.1.2
Salidas de colector abierto
Alimentacion de dispositivos externos

Los circuitos TTL con salida totem-pole estan limitados en la cantidad de corriente que pueden
- # $% ) * (
T U
A
para la logica TTL estandar). En diversas aplicaciones
absorber en estado L (

5.1. CONSIDERACIONES PRACTICAS
EN EL USO DE CIRCUITOS TTL
51
Figura 5.2: Conexion prohibida entre salidas totem-pole.

se requiere que una puerta TTL alimente dispositivos externos como LEDs, reles, etc., que en
general requieren mas corriente que la que una salida totem-pole puede entregar. Para esta tarea,
usualmente se utilizan dispositivos con salida de colector abierto, debido a su mayor capacidad de
manejo de corriente y voltaje de salida. En una compuerta TTL de colector abierto, el colector
del transitor de salidda se conecta a un LED o a un rele como se muestra en la figura 5.3. En
(a) se utiliza una resistencia de limitacion para mantener la corriente bajo el maximo que soporta
el LED. Cuando la salida de la compuerta es un nivel bajo, el transistor de salida drena corriente
desde la fuente, actuando como sumidero, y el LED se enciende. Cuando la salida esta en nivel
alto, es decir cuando el transistor de salida no conduce, la diferencia de tension entre el terminal
de colector y la fuente es cero, o muy pequena, haciendo que el LED este apagado. En general
una compuerta de colector abierto tpica puede absorber hasta unos 40 mA. En la figura 5.3(b)
se muestra la conexion de un rele a la salida de colector abierto. En este caso no se requiere
una resistencia limitadora ya que el rele posee una resistencia interna. Note que el voltaje de alimentacion en este caso es de +12 volts. Tipicamente, una compuerta de colecto abierto soporta en
el colector (solo en el colector) hasta +30 volts, dependiendo de la familia en particular.
IMPORTANTE: El diodo conectado en paralelo con el rele, en forma inversa, permite absorber los pulsos negativos de voltaje producidos por la bobina del rele cuando e ste se enciende o se apaga. Estos pulso pueden ser de varias decenas de volts, quemando instantaneamente el transistor de salida de la compuerta.
Interconexion de salidas de colector abierto
Como ya hemos visto las compuertas TTL de colector abierto permiten que sus salidas sean conectadas a un mismop nodo. Esta conexion se denomina configuracion AND-alambrada por el motivo
que quedara claro en seguida. La figura 5.4 muestra la conexion de tres inversores de colector
abierto a un mismo nodo. Como en todos los circuitos de AND-alambrado, se requiere una re V
sistencia pull-up externa .
CAPITULO
52
Figura 5.3: Conexion de una carga a una compuerta TTL de colector abierto.
Cuando uno o mas de los inversores tiene su entrada en nivel alto (H), su transistor de salida
esta ON, actuando como un interruptor cerrado, conectado a tierra, como se aprecia en la figura
5.4(b) para el caso de un solo transistor conduciendo. Aunque solo un transistor esta fromando la
conexion a tierra, basta para que la linea de salida este en nivel L.
La u nica forma de que la salida este en estado alto (H), es que los tres inversores tengan sus
entradas en nivel L. De esta forma, los tres transistores de salida correspondientes estaran en estado
OFF, desconectados de tierra, haciendo que la salida este en nivel H por medio de la resistencia
pull-up. Esta situacion se ilustra graficamente en la figura 5.4(c).
Claramente entonces, la salida conjunta F corresponde a la funcion A W 4 W X , es decir la
funcion AND de las tres salidas de los negadores
Manejo de informacion en buses
Previo al advenimiento de la logica triestado, la logica alambrada era la tecnologa mas utilizada
para conectar dispositivos a un bus. Un bus es simplemente un camino comun para transferir
datos, donde distintos dispositivos pueden leer informacion presente o pueden contribur con informacion. Los buses pueden implementarse de distintas formas. Cuando se trata de dispositivos
fisicamente separados, como por ejemplo, dispositivos de entrada/salida en un sistema de computacion, el bus puede ser simplemente un conjunto de cables donde se conecta cada uno de los
dispositivos. Un ejemplo de este tipo de bus se utiliza para conectar un microcomputador y sus
perifericos (bus de entrada/salida) como se muestra en la figura 5.5.

53
Figura 5.4: Configuracion AND alambrada utilizando inversores de colector abierto.

Cuando se requiere datos de un periferico (del dispositivo 1, por ejemplo), el computador
enva una direccion a todos los dispositivos conectados al bus. Cuando la direccion corresponde al
dispositivo 1, e ste la decodifica de modo que la entrada
de cada NAND de colector abierto queda
en nivel H. Si la otra entrada de cualquiera de las NAND de colector abierto, correspondiente al
periferico 1, tambien es H, entonces la salida se hace L, llevando a L la linea correspondiente del
bus. Por lo tanto, un 1 logico es representado en una linea de un bus open collector por un nivel L,
mientras que un 0 logico es representado por un nivel H. Esta es una caractersticas particular de
un sistema de bus manejado por compuertas de colector abierto.
La informacion entregada al bus debe ser invertida para traducir las senales logicas a la forma
positiva. Note que las lneas de entrada al bus de todos los otros perifericos estan deshabilitadas
ya que sus entradas
estan en nivel L. A pesar de que como vimos, las compuertas de colector
abierto pueden ser utilizadas para implementar buses, el rendimiento en terminos de velocidad
no es eficiente. Ademas, se producen problemas de carga. Cada compuerta adicional conectada
al bus produce una carga extra a las compuertas que depositan informacion. Adicionalmente, el

valor o ptimo de la resistencia pull-up ( 3 ), depende del numero de compuertas conectadas. De

este modo, las resistencias 3 deben ser ajustadas con cada compuerta extra que se conecte al
bus.
A pesar de las limitaciones mencionadas, las compuertas de colector abierto todava se utilizan
ampliamente en sistemas digitales. Una gran variedad de dispositivos, como memorias, estan
disponibles con salidas de colector abierto. En la serie TTL 74XX, las salidas de colector abierto
sirven para convertir niveles. En este caso, como vimos, la resistencia pull-up puede conectarse a
un nivel de voltaje distinto de +5 volts. En diversos microprocesadores, los terminales de entradas

de control son activados mediante niveles L. Un ejemplo clasico son las entradas C A B 6 , Y A 6 ,

6 , y 4 Z H
:
del microprocesador Z-80. Tpicamente, estas lineas de control son compartidas
por distintas fuentes de requerimiento de servicio. Una forma de conectar estas fuentes a una
lnea de control dada, es mediante un esquema de compuertas de colector abierto. Las fuentes o
CAPITULO
54
Figura 5.5: Deposito de informacion en buses utilizando compuertas NAND de colector abierto.
transmisores tienen salidas de colector abierto. Esto significa que pueden llevar la linea de control
a un nivel L, pero requieren una resistencia pull-up externa para forzar un nivel H sobre la linea
de control. Un ejemplo tpico se muestra en la figura 5.6 donde tres fuentes de interrupcion se

conectan, mediante NANDs de colector abierto, a la linea de interrupcion de nivel activo L ( 6 )
de un microprocesador.
5.1.3
Entradas no utilizadas
Las entradas no utilizadas en compuertas y otros circuitos TTL deben ser tratadas en forma especial. Una entrada TTL desconectada actua como si estuviese conectada a un nivel H. Esto se
debe a que, en esta condicion, la juntura emisor-base del transistor de entrada queda polarizada
en forma inversa, equivalente a la situacion que se produce cuando la entrada esta en nivel H.
La figura 5.7 refleja esta condicion. Sin embargo, debido a la sensibilidad al ruido que poseen
los integrados TTL, no es recomendable dejar las entradas no utilizadas en forma desconectada.
Existen diferentes alternativas para superar este problema.

55
+5 V
RP
Int 2
Enable 2
Microprocesador
INT
Int 1
Enable 1
Int 3
Enable 3
Figura 5.6: Fuentes de interrupcion conectadas a la entrada de nivel activo L de interrupcion de

un microprocesador.
+5 V
Desconectado
Transistor de
entrada TTL
+5 V
+5 V
H
Equivalente unin
emisor-base
con entrada desconectada
Diodo polarizado
inverso equivale a
circuito abierto
Figura 5.7: Efecto de una entrada TTL desconectada.
Union de entradas
Uno de los metodos mas comunes para tratar las entradas no utilizadas de una compuerta, consiste
en unir estas a una entrada utilizada. En el caso de una compuerta AND o una NAND, todas las
entradas que uno junte en un mismo nodo, equivalen a una sola carga de entrada, siempre que el
nivel de entrada sea L. En las compuertas OR y NOR sin embargo, cada entrada conectada a otra
entrada representa una carga adicional cuando el nivel de entrada es L. Cuando el nivel de entrada
es H, cada entrada adicional unida cuenta como una carga mas para todos los tipos de compuertas
TTL. En la figura 5.8(a) se presentan los dos casos descritos.
El motivo por el que las compuertas AND y NAND representan una sola unidad de carga
cuando estan en nivel L, independiente del numero de cargas conectadas juntas, y por el que en las
compuertas OR y NOR cada entrada unida representa una carga unidad es evidente observando
las figuras 3.16, 3.18 y 3.19. La compuerta NAND y la AND utilizan un transistor de entrada de
emisores multiples, entonces independientemente de cuantas entradas esten conectadas a nivel L,

la corriente total esta limitada por la resitencia de base ; . Las compuertas NOR y OR utilizan un
transistor distinto para cada entrada, por lo tanto, con entrada L la corriente total es la suma de las
corrientes de todas las entradas unidas.
CAPITULO
56
usada
usada
usada
usada
Dos entradas no usadas

conectadas a una utilizada
(a) Entradas unidas

+5 V
+5 V
no usada
Compuerta
no usada
no usada
(b) Entradas a Vcc o a tierra
Entrada
no usada
Compuerta
no usada
Entrada
no usada
(c) Entradas conectadas a una salida no usada
Figura 5.8: Metodos mas utilizados para conectar entradas no utilizadas en compuertas TTL.
Entradas no usadas conectadas a

o a tierra

las entradas no utilizadas de las compuertas AND y NAND pueden conectarse a

a traves de una
resistencia mayor que 1 k , 4.7 k es un buen valor. Esta conexion corresponde a poner un nivel
H en la entrada no utilizada, haciendo que la compuerta siga comportandose como AND o NAND
segun corresponda. Las entradas no utilizadas en una compuerta OR o NOR deben conectarse
a tierra, para que la compuerta siga comportandose como tal. Una ilustracion de este metodo se
presenta en la figura 5.8(b)
Entradas no usadas conectadas a una salida no usada
Por u ltimo, una tercera opcion consiste en conectar las entradas no utilizadas a la salida de una
compuerta no usada. Claramente, hay que alimentar las entradas con los niveles adecuados para
que la salida genere el nivel requerido. Para las entradas no utilizadas de compuertas AND y
NAND, la salida de la compuerta no utilizada debe ser H, y para las entradas no utilizadas de
compuertas OR y NOR, debe ser L. Un ejemplo de esta situacion se ilustra en la figura 5.8(c).
5.1.4
Oscilador Schmitt Trigger (multivibrador aestable)
Ademas de permitir eliminar ruido en senales digitales, como se vio en el captulo 3, las compuertas Schmitt Trigger permiten la construccion de multibivradores aestables (sin un estado estable).
Estos, son una excelente fuente de senal de relo para pruebas de prototipos, y por este motivo se
incluyen aqu, en el captulo de aspectos practicos. Una compuerta NAND TTL Schmitt Trigger
7413, puede utilizarse, en conjunto con una resistencia y un condensador, para configurar un simple y confiable oscilador, como se muestra en la figura 5.9. En el circuito, el condensador C se
carga y se descarga entre los puntos de histeresis continuamente, de la siguiente forma. Cuando el

57
condensador se carga, a traves de la resistencia, hasta el punto de disparo mas alto, la salida salta
abruptamente al nivel L. En este nivel, el condensador se descarga, a traves de la resistencia R,
hasta alcanzar el nivel de disparo bajo, lo que causa un salto abrupto de la salida al nivel H. De
esta forma, el ciclo se repite indefinidamente.
Figura 5.9: Multivibrador aestable utilizando una compuerta Schmitt Trigger 7413.
La resistencia R en la figura 5.9 no debe tomar mucha corriente desde la salida de la compuerta,
por lo que su valor debe ser suficientemente alto para prevenir la carga de etapas subsiguientes.
Una resistencia de 390 permite un fan-out de 2 al oscilador de la figura.
Con una resistencia de 390 , la expresion para el ancho del pulso de salida del multivibrador
aestable es la siguiente
+

X
#

donde 2 es el perodo de tiempo en nano segundos (ns) cuando la salida esta en nivel H, y 2 es
la duracion del nivel L, tambien en ns. Las unidades de C en ambas expresiones son pico Farads
(pF). La frecuencia del aestable en hertz (Hz) esta dada por

[
donde X esta expresado en farads. Note que no se da una expresion general para la frecuencia en

funcion de la resistencia y de la capacidad X . Esto se debe a que en ese caso hay que considerar
la circuitera interna de la compuerta 7413.
+
#
Como se aprecia de las expresiones para 2 y 2 , la senal de salida del aestable esta en nivel L
aproximadamente el 70% del tiempo. Para obtener un duty cycle de un 50%, es necesario agregar
una resistencia en serie con un diodo, de la forma en que se muestra en la figura 5.9. Con los
valores indicados en la figura, la frecuencia de salida esta dada por

[
donde, nuevamente X esta expresado en farads y
en hertz.
CAPITULO
58
5.2
Consideraciones practicas en el uso de circuitos CMOS
Contrariamente a los circuitos TTL, los integrados digitales CMOS son muy susceptibles a ser
danados por descargas electrostaticas. Esto se debe a la impedancia extremadamente alta que
poseen las entradas de esta familia de circuitos logicos. Por lo tanto, es necesario tener especiales
precauciones al trabajar con ellos. Las mas importantes son las siguientes:
1. Todos los integrados CMOS que no estan siendo utilizados en un circuito deben mantenerse
insertados en una esponja conductora, para evitar la formacion de cargas electrostaticas.
Cuando son retirados de la esponja para ser utilizados, sus patas no deben ser tocadas con
los dedos.
2. Cuando se retiran del material protector (esponja conductora o riel de plastico conductor),
los integrados ddeben colocarse con los pines hacia abajo sobre una superficie metalica
conectada a tierra. Nunca se deben poner sobre una superficie de espumas de poliestireno o
sobre bandejas plasticas.
3. Las herramientas, banco de trabajo, equipos de medicion, y en general todos los elementos
que se utilizan en el armado de circuitos CMOS, deben estar conectados a tierra. En laboratorios alfonbrados principalmente, las personas que manipulan integrados CMOS deben
conectar su muneca a tierra por medio de una pulsera conductora, conectada a un cable y a
una resistencia de alto valor. La resistencia evita que la persona se electrocute si entra en
contacto con una fuente de alimentacion.
4. Nunca inserte dispositivos CMOS en protoboards o en bases de circuitos integrados en una
tarjeta cuando estas estan energizadas. Esta precaucion es valida tambien para integrados TTL.
5. Todas las entradas no utilizadas de compuertas CMOS deben conectarse a la tension de
alimentacion o a tierra como se indica en la figura 5.10. Si se dejan abiertas, las entradas
pueden adquirir cargas electrostaticas, debido a su muy alta impedancia, y flotar a niveles
de tension absolutamente impredecibles.
6. Posteriormente al ensamblado de las tarjetas de circuito impreso, para almacenarlas o transportarlas, se deben envolver, junto a sus conectores, en esponja o plastico conductor. Los
pines de entrada y salida CMOS pueden ser protegidos tambien con resistencias de alto
valor conectadas a tierra.
Figura 5.10: Conexion de entradas CMOS no utilizadas.
ENTRE INTEGRDOS TTL Y CMOS

5.3. INTERCONEXION
59
Tabla 5.1: Parametros limites de voltaje y corriente de entrada y salida para compuertas TTL y
CMOS
Parametro
" +
$% &' (
" # $% ) * (
- +
$% &' (
- # $% ) * (
" +
$% ) * (
" # $%
- +
$% ) * (
- # $%
5.3
) * (
) * (
CMOS
74HC
3.15 V
1.00 V
4.90 V
0.10 V
1A
-1 A
-4 mA
4 mA
74
2.00 V
0.80 V
2.40 V
0.40 V
40 A
-1.6 mA
-400 A
16 mA
TTL
74LS
74S
2.00 V 2.00 V
0.80 V 0.80 V
2.70 V 2.70 V
0.40 V 0.50 V
20 A
50 A
-400 A -2 mA
-400 A -1 mA
8 mA
20 mA
74AS
2.00 V
0.80 V
2.70 V
0.50 V
200 A
-2 mA
-2 mA
20 mA
Interconexion entre integrdos TTL y CMOS
Cuando se conectan integrados digitales de dos tecnologas diferentes, como son TTL y CMOS,
el principal problema se presenta con las tensiones y las corrientes de entrada y salida de cada una
de ellas. Por este motivo, es importante tener en cuenta los valores de la tabla 5.1, que muestra los
parametros de voltajes y corrientes de entrada para el peor caso.
5.3.1
conexion CMOS - TTL
A continuacion veremos el caso en que una salida CMOS alimenta una entrada TTL. La tabla 5.1
- + $% &' (
, para una compuerta CMOS
muestra que el voltaje mnimo de salida para un nivel H,
es de 4.9 volts. Como este valor es mayor que el voltaje mnimo que requiere una compuerta TTL
" + $% &' (
para un nivel H,
= 2 volts, entonces podemos decir que CMOS es compatible con TTL
para el nivel de entrada H.
De la misma forma, un circuito CMOS tiene un voltaje maximo de salida para nivel bajo,
- # $% ) * (
, de 0.1 volt. Como este valor es menor que el voltaje maximo que acepta un TTL para
" # $% ) * (
el nivel L,
, que es de 0.8 volts, los CMOS tamben son compatibles con los TTL para el
nivel L.
- # $% ) * (
Del punto de vista de la corriente, una salida CMOS puede absorber 4 mA (
) para el
estado de salida L, garantizando el voltaje de salida adecuado. Cuando excita una entrada TTL, la
" # $% ) * (
salida CMOS debe ser capaz de absorber 1,6 mA (
) para cada entrada TTL. Esto limita el
fan-out de la puerta CMOS a dos entradas TTL.
Cuando una compuerta CMOS excita una entrada TTL LS (Schottky de bajo consumo), debe
ser capaz de absorber 400 A por cada entrada. En este caso el fan-out esta limitado a 10 compuertas.
En los casos en que se requiere excitar entradas TTL S (Schottky) o TTL AS (Schottky avanzada) con salidas CMOS, el fan-out es igual a 2 para ambos casos.
CAPITULO
60
5.3.2
Conexion TTL - CMOS
Cuando se requiere excitar una entrada CMOS utilizando una salida TTL, la conexion no es tan
simple como en los casos CMOS-TTL. Como se desprende de la tabla 5.1, Los integrados TTL
- + $% &' (
entregan voltajes mnimos de salida para nivel alto (H),
, de 2.4 a 2.7 volts. El voltaje
" + $% &' (
mnimo requerido por una compuerta CMOS para considerarlo como estado H,
, es de
3.15 volts. Por lo tanto el nivel de salida de un TTL no es suficiente para excitar una entrada
CMOS en nivel H. Como se verifica de la tabla 5.1, no ocurre lo mismo para el nivel bajo (L),
donde los voltajes si son compatibles.
Para poder establecer una conexion confiable TTL-CMOS, se requiere agregar una resistencia

pull-up, 3 , conectada a
, como se muestra en la figura 5.11(a), para ayudar a aumentar el
voltaje de salida de la compuerta TTL. Cuando la salida TTL esta en estado L, debe absorber tanto
" # $% ) * (
. Este requerimiento
la corriente de la resistencia como la corriente de la entrada CMOS,

permite determinar la resistencia 3 de acuerdo a la siguiente ecuacion:

- # $% &' (

3
- # $\ \ # (
" # $. ]
- K (
donde 7 es el numero de entradas CMOS alimentadas por la compuerta TTL e

- # $\ \ # (
" # $. ]
- K (
^ _
como se muestra en la figura 5.11(b).
Figura 5.11: Conexion de una salida TTL a entradas CMOS.

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IEE 2782

Laboratorio de Sistemas Digitales

3 Circuitos Integrados TTL

4 Circuitos Integrados CMOS

1.1. INSTRUCCIONES GENERALES

aspectos de la experiencia en forma independiente. En esta fase seran evaluados en

caractersticas de operacion de los circuitos integrados y otros componentes utilizados, as

Gua para la preparacion de informes

El informe es un documento que describe el desarrollo de la experiencia. Indique claramente,

Gua para el armado de circuitos

El primer dispositivo es el protoboard o tarjeta para el desarrollo de prototipos. Consiste en una

PARA EL ARMADO DE CIRCUITOS

Generalmente, se tiende a pensar que los 0s y 1s de la logica digital corresponden a 0 volts y a 5

Tabla 2.1: Tabla de verdad de las funciones AND, OR y NOT.

Salidas de Colector Abierto

2.6. ENTRADA H A UN INTEGRADO TTL

Entrada H a un integrado TTL

Figura 2.5: Smbolo esquematico de un LED.

2.8. DISPLAYS DE 7 SEGMENTOS

Figura 2.6: Identificacion de los terminales de un LED.

(a) Caracterstica I-V de un LED

(b) Conexin de un LED a un driver TTL

Como leer la capacidad de un condensador

PARA EL ARMADO DE CIRCUITOS

Circuitos Integrados TTL

Caractersticas de operacion y desempeno

Figura 3.1: Circuito esquematico de las conexiones internas de

Figura 3.4: Determinacion del margen de ruido.

Figura 3.5: Corrientes de alimentacion en funcion de la salida.

y la disipacion de potencia media es

La disipacion de potencia en un circuito integrado TTL es practicamente constante dentro

circuito CMOS depende de la frecuencia de operacion. En condiciones estaticas es muy baja,

Figura 3.7: Definicion de retardo de propagacion.

Producto velocidad potencia

Concepto de fan-out y carga

3.2. COMPUERTAS TTL

Figura 3.8: Compuerta de salida con tres cargas de entrada.

Figura 3.9: Direccion de la corriente de carga segun el estado de la salida.

El transistor de union bipolar (Bipolar Junction Transistor, 4 5 6 ) es el elemento de conmutacion

Figura 3.10: Smbolo del transistor BJT.

Figura 3.11: Esquema de conmutacion ideal del transistor bipolar de juntura.

3.2. COMPUERTAS TTL

La configuracion Totem Pole tiene dos inconvenientes:

Figura 3.12: Estructura simplificada de la configuracion de salida totem pole.

Funcionamiento de algunas compuertas tpicas

Figura 3.13: Diagrama esquematico de un inversor TTL estandar.

Cuando la entrada es menor que

3.2. COMPUERTAS TTL

Figura 3.14: Funcionamiento de un inversor TTL con entrada H.

Figura 3.15: Funcionamiento de un inversor TTL con entrada L.

Compuerta NAND TTL

Figura 3.16: Diagrama esquematico de una compuerta NAND TTL estandar.

Compuerta NOR TTL

3.2. COMPUERTAS TTL

Figura 3.18: Diagrama esquematico de una compuerta NOR TTL estandar.

Compuerta AND y compuerta OR TTL

Compuertas de colector abierto

3.2. COMPUERTAS TTL

Figura 3.21: Funcionamiento del control triestado.

Compuertas Schmitt Trigger

3.2. COMPUERTAS TTL

Series TTL mas avanzadas

Serie Schottky TTL (54SXX/74SXX)