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TABLAS DE VERDAD Y SUMADOR DE 2 BITS

Jaime Valencia Basto cod. 808050
Laura Carolina Carmona Giraldo cod. 213016
Monitores: Kristhian Quintero
Sistemas Digitales, 12 de Mayo de 2014
Universidad Nacional De Colombia - Sede Manizales
AbstractFor this practice Im going to design a binary adder
of 2 bits with our kwnoledge learned in class.
Index TermsAdder, bits, binary, gates, OR, AND, XOR, NOT.
I. OBJETIVOS
Dise nar un sumador de 2 bits a partir de la informaci on
y conociemiento adquirido en clase.
Apartir del dise no obtener y mostrar el buen funci-
namiento de el sumador de 2 bits.
Basados en el sumador, poder dise nar un restador
completo.
II. SIMULACIONES
SIMULACIONES ANEXOS: Las simulaciones se realizaron
en Proteus y Simulink.
FIGURA 6. Esquem atico 1
Figure 1. Esquem atico 1 - Proteus
Figure 2. Esquem atico 1 - Simulink
FIGURA 7. Esquem atico 2
Figure 3. Esquem atico 2 - Proteus
Figure 4. Esquem atico 2 - Simulink
FIGURA 8. Esquem atico 3
Figure 5. Esquem atico 3 - Proteus
2
Figure 6. Esquem atico 3 - Simulink
FIGURA 9. Esquem atico 4
Figure 7. Esquem atico 4 - Proteus
Figure 8. Esquem atico 4 - Simulink
FIGURA 10. Esquem atico 5
Figure 9. Esquem atico 5. Simulink
Figure 10. Esquem atico 5 - Proteus
Simulaci on Figura 2
Figure 11. Sumador 1 bit
3
Simulaci on SUMADOR 2 Bits
Figure 12. Sumador 2 bits
III. C

ALCULOS
Funci on y Tabla de verdad esquematico 1 (gura6).
F = (AB +A

A)

+ (A

A+AA)
F = (AB)

+A
F = A

+B

+A
F = A

+A+B

F = 1 +B

F = 1
Table I
TABLA DE VERDAD ESQUEM

ATICO 1
A B Co
0 0 1
0 1 1
1 0 1
1 1 1
Funci on y Tabla de verdad esquematico 2 (gura7).
M1 = (B

+BC)A
M2 = (A

+AB)C
Table II
TABLA DE VERDAD ESQUEM

ATICO 2
A B C M1 M2
0 0 0 0 0
0 0 1 0 1
0 1 0 0 0
0 1 1 0 0
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 0
Funci on y Tabla de verdad esquematico 3 (gura8).
S1 = A(B C)
S2 = AC +BC +AB
Funci on y Tabla de verdad esquematico 4 (gura9).
Table III
TABLA DE VERDAD ESQUEM

ATICO 3
A B C S1 S2
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 1 1
1 1 0 1 1
1 1 1 0 1
S1 = A

S2 = AB

S3 = A

BC

S4 = ABC

S5 = A

CD

S6 = AB

CD

S7 = A

BCD

S8 = ABCD

S9 = A

D
S10 = AD
La tabla de verdad se encuentra en la parte de anexos al
nal del documento ya que el tama no exceda el ancho de la
columna.
Funci on y Tabla de verdad esquematico 5 (gura10).
A = (X +X

Y )

A = (X +Y )

= X

B = X

Y +XZ

+X +Z

B = X +Y +Z

(X + 1)
B = X +Y +Z

Table IV
TABLA DE VERDAD ESQUEM

ATICO 5
X Y Z A B
0 0 0 1 1
0 0 1 1 0
0 1 0 0 1
0 1 1 0 1
1 0 0 0 1
1 0 1 0 1
1 1 0 0 1
1 1 1 0 1
DISE

NO SUMADOR DE 2 BITS:
Luego realizamos los mapas de Karnaugh para las dos salidas
S
0
, S
1
y para el acarreo C
o
, con su respectiva expresi on
booleana.
4
Table V
TABLA DE VERDAD SUMADOR 2 BITS
A B C D Co S
1
S
2
0 0 0 0 0 0 0
0 0 0 1 0 0 1
0 0 1 0 0 1 0
0 0 1 1 0 1 1
0 1 0 0 0 0 1
0 1 0 1 0 1 0
0 1 1 0 0 1 1
0 1 1 1 1 0 0
1 0 0 0 0 1 0
1 0 0 1 0 1 1
1 0 1 0 1 0 0
1 0 1 1 1 0 1
1 1 0 0 0 1 1
1 1 0 1 1 0 0
1 1 1 0 1 0 1
1 1 1 1 1 1 0
Figure 13. Mapa de Karnaugh S
1
Expresi on booleana que describe la salida S
1
:
(ABCD)+(AC

)+(AB

)+(A

CD

)+(A

BC

D)+(A

C)
BD(AC +A

) +B

(AC

+A

C) +D

(AC

+A

C)
BD(AC) + (A

C)(B

+D

)
BD(AC) + (AC)

(BD)

BD (AC)
Figure 14. Mapa karnaugh. Salida So
Expresi on booleana que describe la salida S
0
:
DB

+D

B
(D B)
Figure 15. Mapa de Karnaugh acarreo Co
Expresi on booleana que describe la salida de acarreo C
o
(BCD) + (AC) + (ABD)
BD(A+C) +AC
IV. DESCRIPCI

ON
En primer lugar se realizaron las simulaciones de las guras
6, 7, 8, 9 y 10 mediante dos simuladores(Proteus y Simulink)
y teniendo en cuenta el diagrama esquem atico se realizaron
sus respectivas funciones booleanas.
Luego basados en el sumador de 1 bit, se dise no el sumador
de 2 bits.
Empezando por realizar la tabla de verdad para luego crear
los mapas de karnaugh, los cuales nos permiten visualizar de
mejor manera y con mayor facilidad las expresiones booleanas.
A su vez estas expresiones booleanas son simplicadas para de
esta manera obtener un bajo costo a la hora de implementar
el circuito, ya que simplicandolo nos podemos ahorrar la
compra de varios integrados (compuertas).
V. CUESTIONARIO
1. Qu e es y como funciona un multiplicador binario?.
La multiplicaci on binaria es una operaci on fundamental
que hoy en da por motivos de costos y rapidez ha
motivado la integraci on de unidades completas de
multiplicaci on en los DSPs y Ps.
El funcionamiento del multiplicador se basa en la sigu-
iente imagen.
5
Figure 16. Multiplicador
2. En qu e consiste las operaciones de desplazamiento.
las operaciones de desplazamiento consiste en correr un
bit ya sea hacia la derecha o hacia la izquierda, haciendo
que el bit mas signicativo si es a la izquierda se pierda y
entre un cero por la derecha. Si el bit menos signicativo
es el que se pierde sucede a la derecha el desplazamiento.
3. Qu e son los ciercuitos comparadores en sistemas
digitales?
Un circuito comparador binario compara dos entradas
binarias (A y B de n bits) para indicar la relaci on de
igualdad o desigualdad entre ellas por medio de tres
banderas l ogicas que corresponden a las relaciones A
igual B, A mayor que B y A menor que B. Cada una de
estas banderas se activar a solo cuando la relaci on a la
que corresponde sea verdadera, es decir, su salida ser a 1
y las otras dos producir an una salida igual a cero.
4. Identique las caractersticas y el funcionamiento
de un sumador logico en BCD. Explique su
funcionamiento mediante el dise no de uno.
La suma en c odigo BCD utiliza las mismas reglas de
la suma binaria. Si una suma de dos n umeros es menor
o igual que 9, el n umero BCD resultante es v alido. Si
la suma es mayor que 9, o si se genera un acarreo el
resultado no es v alido. En este caso, se suma el n umero
binario 0110 para pasar de nuevo al c odigo BCD. Si se
genera acarreo al sumar 0110, este se suma al siguiente
grupo de 4 bits.
Figure 17. TABLA DE VERDAD SUMADOR BCD
Figure 18. SUMADOR BCD
VI. CONCLUSIONES
La gran utilidad que tienen los mapas de karnaugh
a la hora de implementar un dise no en nuestro
caso un sumador de 2 bits ya que por medio de
estos podemos simplicar de manera considerable la
cantidad de compuertas que utilizaremos, bajando asi
el coste del circuito suponiendo una implementaci on
fsica.
Importante resaltar que sin importar que simulador
se emplee, podemos adquirir de igual manera el
mismo resultado siempre y cuando este bien dse nado
y haya una correcta conexi on de los componentes.
Tomando en cuenta ya sea el circuito podemos
adquirir su funionamiento mediante las tablas de
6
verdad y sus expresiones booleanas o al contrario,
dadas las expresiones booleanas y/o las talas de
verdad podemos adquirir el dise no del circuito.
Tener en cuenta que a pesar de que hoy en da
hay componentes que pueden realizar este tipo
de operaciones y muchas mas, cuando se trata
de peque nas operaciones, con una cantidad de
bits considerables podemos dise nar e implementar
este tipo de circuitos, como los realizados en esta
simulaci on, reduciendo posibles costos de aquellos
componentes y para evitar el desperdicio de dichos
componentes para realizar operaciones de mucho
mas envergadura.
REFERENCES
[1] http://en.wikipedia.org/wiki/Adder-(electronics) [Sumador]
[2] http://profesores.-b.unam.mx/normaelva [Comparador]
[3] http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/031101.htm
VII. ANEXOS
Table VI
TABLA DE VERDAD ESQUEM

ATICO 4
A B C D S1 S2 S3 S4 S5 S6 S7 S8 S9 S10
0 0 0 0 1 0 0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0 0 0 0 0 1 0
0 0 1 0 0 0 0 0 1 0 0 0 0 0
0 0 1 1 0 0 0 0 0 0 0 0 1 0
0 1 0 0 0 0 1 0 0 0 0 0 0 0
0 1 0 1 0 0 0 0 0 0 0 0 1 0
0 1 1 0 0 0 0 0 0 0 1 0 0 0
0 1 1 1 0 0 0 0 0 0 0 0 1 0
1 0 0 0 0 1 0 0 0 0 0 0 0 0
1 0 0 1 0 0 0 0 0 0 0 0 0 1
1 0 1 0 0 0 0 0 0 1 0 0 0 0
1 0 1 1 0 0 0 0 0 0 0 0 0 1
1 1 0 0 0 0 0 1 0 0 0 0 0 0
1 1 0 1 0 0 0 0 0 0 0 0 0 1
1 1 1 0 0 0 0 0 0 0 0 1 0 0
1 1 1 1 0 0 0 0 0 0 0 0 0 1