ESTRATEGIA PWM EFICIENTE SOBRE FPGA

Este trabajo presenta una nueva tcnica PWM basado en funciones lineales que son fciles de aplicar sobre FPGA y ocupan poco hardware recursos. La tcnica genera voltajes de alta calidad con muy pocos conmutaciones por ciclo y es muy eficaz en la reduccin de la conmutacin prdida. Se ha implementado, probado y comparado con otros PWM tcnicas y los resultados muestran que se obtiene una seal de mejor calidad con slo una cuarta parte de las conmutaciones por ciclo.

La tcnica propuesta: Tradicional sinusoidal PWM sincronizados (MASP) utiliza un modulador de onda sinusoidal y una portadora triangular funcin. Mediante la comparacin de las dos seales, los impulsos de control de cada uno rama del inversor se determinan. La tcnica propuesta, de nombre Pendiente PWM (SLPWM), obtiene los impulsos de conmutacin mediante la comparacin un modulador de onda trapezoidal [1,2], y una triangular discontinua onda portadora, ambos de los cuales tienen la misma amplitud, como se ve en la fig. 1. Las pendientes laterales de la onda trapezoidal son ( 1 ), donde es un control parmetro y 1 es la frecuencia fundamental de salida deseado. La onda portadora tiene una parte oscilatoria (una forma de onda triangular) y otra parte que es constante. La parte oscilatoria slo se activa mientras las subidas de onda trapezoidal o cadas, y su frecuencia ( C ) es proporcional a la pendiente de los bordes:

=k

Fig. 1. Las seales en la tcnica SLPWM: modulador trapezoidal, triangular soporte y desarrollo de conmutacin

donde k es una constante de proporcionalidad. La seal portadora tiene cuarto de onda simetra y su nivel en su parte constante es el ltimo valor de la parte oscilatoria. El orden de modulacin m (nmero de pulsos por ciclo) est fijado por el parmetro k. Slo los valores M impares son factibles:

M = 3,7,11,15 ... se obtiene cuando k toma valores positivos, mientras que M = 5,9,13,17 ... se consigue cuando k es negativo. Cada orden de modulacin

tiene un rango de k asociado que est dada por:

La Tabla 1 muestra los rangos de k para varios valores diferentes de M. La tensin fundamental, V1, es controlado por el parmetro . La valor mximo terico que puede alcanzar V1 es V1mx. Este valor es obtenido cuando = y se puede definir como la tensin fundamental genera una onda cuadrada. La Figura 2 muestra la relacin entre y V1/V1mx para varios valores de k. Todas las curvas convergen asintticamente hacia V1/V1mx = 1 y estn encerrados dentro de una estrecha banda. En muchos casos, esto hace que sea posible para regular la salida de voltaje con suficiente precisin mediante el uso de slo una regulacin de media curva (para mayor claridad, se muestra en la figura. 2).

Figura 2. Curvas de regulacin del voltaje de salida

Aplicacin Experimental: La tcnica propuesta ha sido implementado sobre una matriz de puertas programable (FPGA). Los principales beneficios del uso de FPGAs provienen de su alta velocidad de procesamiento, debido a el paralelismo inherente de tales dispositivos de hardware, y compacta estructura de integracin de hardware [3]. La Figura 3 muestra un esquema de bloques de la implementacin experimental. El sistema se compone de un reloj generador de bloque, dos contadores de n bits y un comparador. El reloj bloque generador proporciona dos seales discontinuas, el primero de los cuales es utilizado para generar la seal de modulador, mientras que el segundo genera la seal portadora. Pulsos del reloj tienen una frecuencia constante y slo activo durante t1, que es el tiempo de subida / cada de la onda trapezoidal. Durante t2 (el resto del tiempo), los pulsos del reloj se interrumpen. La ecuaciones para el clculo de t1 y t2 son los siguientes:

Figura 3. Esquema de implementacin SLPWM sobre FPGA y seales de relojes.

El reloj trapezoidal genera 2n-1 pulsos durante t1, mientras que el reloj triangular genera k (2n-1) pulsos. Por lo tanto, las frecuencias de los los relojes trapezoidales y triangulares son:

Cambiar la seal de arriba / abajo para los contadores trapezoidales y triangulares cada perodo fundamental medio (T / 2). Esto es necesario para solucionar la simetra del modulador y el transportista olas. Adems, el Up / Down seal para el contador triangular debe cambiar cuando el contador alcanza sus lmites superior e inferior (2n-1 y 0). Esta condicin es necesaria para reproducir los bordes triangulares durante t1. El esquema de bloque se muestra en la Figura 3 se ha programado en un bordo S3 Digilent. Esta placa acoge una XC3S200 FPGA de Xilinx , que cuenta con 4.320 celdas lgicas, cada una de se compone de dos 16 1 lookuptables (LUT) y dos flip-flop. El FPGA proporciona tres seales de conmutacin desplazados 120 que se han utilizado para controlar un inversor trifasico. Estas seales son obtenidas en paralelo mediante la repeticin del diseo que se muestra en la Figura 3 tres veces. Los relojes en cada fase se retrasaron por T / 3 segundos para cambiar las respectivas seales de salida de 120 . El programa FPGA se llev a cabo en Idiomas VHDL utilizando aritmtica de punto fijo. El mnimo aceptable Profundidad de mostrador era 6 bits y no hubo mejoras significativas cuando la profundidad del mostrador estaba por encima de 10 bits. Los recursos totales absorbidos por la FPGA fue de alrededor de 30%. Resultados: La tcnica propuesta se compar con SPWM clsico y HIPWM (inyeccin armnica PWM) los mtodos [4]. . figura La figura 4 muestra la espectros resultantes para M = 19 y M = 21, con la mencionada tcnicas y para M = 5 y M = 17 con la tcnica SLPWM. Como puede verse, la

tcnica propuesta tuvo xito en la mejora de los resultados obtenido por las otras tcnicas con alrededor de una cuarta parte de conmutaciones por ciclo (M = 5), la reduccin de la distorsin armnica total (THD) y el aumento de la amplitud de la tensin fundamental. Cundo utilizando un nmero similar de conmutaciones por ciclo (M = 17), la ventajas de la tcnica SLPWM se hacen an ms evidentes, como ninguno de los primeros 50 armnicos en el espectro fueron significativas.

Conclusiones: Una tcnica PWM simple y novedosa basada en lineal Se ha presentado funciones. Regula la frecuencia de conmutacin dependiendo de la pendiente de la seal del modulador. implementacin digital sobre FPGA fue descrito y probado. El entorno experimental fue desarrollado utilizando lenguajes VHDL y se utiliza slo dos contadores y dos seales de reloj, lo que le permite ocupar menos recursos mientras proporcionar respuestas altamente eficientes. Los resultados fueron revisadas experimentalmente y en comparacin con otras tcnicas PWM, produciendo una seal de calidad superior con una disminucin significativa en el nmero de conmutaciones por ciclo (aproximadamente un 75% menos que en el otro mtodos analizados). La tcnica genera voltajes de alta calidad con muy pocas conmutaciones por ciclo y por lo tanto, es especialmente apropiado para reducir la prdida de conmutacin. Su formulacin es simple, es fcil poner en prctica y tiene un alto grado de controlabilidad debido a la y k parmetros.