Laboratorio Anlisis y diseo de microprocesadores Proyecto curricular de ingeniera electrnica. Facultad de Ingeniera.

Universidad Distrital FJC Horario: Grupo 03: Viernes 12-2 pm Grupo 04 : Martes 2 4 pm. Profesor: Miguel A. Melgarejo R. Email: mmelgarejo@udistrital.edu.co Lugar: Laboratorios de computacin, sala 501, SAB.

Objetivos
1. Desarrollar en el estudiante habilidades prcticas en el modelado de circuitos digitales con VHDL. 2. Acercar al estudiante al uso de herramientas para la simulacin y sntesis de circuitos digitales descritos en VHDL. 3. Aproximar al estudiante a la implementacin de circuitos digitales sobre tecnologa FPGA.

Metodologa
El laboratorio se desarrollar en dos etapas: 1. Etapa de entrenamiento (5 semanas): El profesor llevar a cabo la presentacin de conceptos bsicos sobre modelado, simulacin y sntesis de circuitos digitales en VHDL. Igualmente, entrenar al estudiante en la utilizacin de herramientas software para tales propsitos. En esta etapa se desarrollar el proyecto No. 1 bajo la tutora del profesor. Habr dos sesiones de revisin obligatorias y una sesin de entrega de proyecto. 2. Etapa de proyecto (10 semanas): Los estudiantes desarrollarn dos proyectos de aplicacin en los cuales reforzarn los conceptos presentados en teora y en la etapa de entrenamiento. El proyecto No. 2 se desarrollar bajo la tutora parcial del profesor. Tendr dos sesiones de revisin y una sesin de entrega de proyecto. Las sesiones de revisin no sern obligatorias, sin embargo afectarn positivamente la calificacin de este proyetco. Finalmente, los estudiantes desarrollarn independientemente el proyecto No. 3. Habr una sesin de entrega de proyecto. Las sesiones de revisin sern voluntarias. Observaciones: El profesor estar respaldado por un monitor de laboratorio. Los estudiantes podrn conformar grupos de mnimo dos y mximo tres personas. Los grupos que se disuelvan en el transcurso del semestre tendrn una penalizacin en la calificacin final del laboratorio. Por favor elija adecudamente su grupo de trabajo. Los estudiantes tan solo podrn tomar el laboratorio en los horarios asignados a los grupos 03 y 04. Se llevar listado de asistencia.

Organizacin.
Etapa de entrenamiento Etapa de aplicacin Semana 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Examen final Observaciones: Fecha con propsito de evaluacin. La no asistencia en estas fechas deber estar justificada por una excusa validada por bienestar institucional o la coordinacin del programa de ingeniera electrnica. En caso de no haber excusa la nota correspondiente no ser reportada. Modelado VHDL de mquinas de estado Modelado VHDL de mquinas de estado algortmicas Modelado VHDL de maquinas de estado algortmicas Fecha Tema N/A Introduccin a VHDL Modelado y simulacin de circuitos combinacionales en VHDL Modelado y simulacin de circuitos sincrnicos en VHDL Sntesis e implementacin de circuitos digitales sobre FPGAs Actividades Asignacin proyecto 1 Practica Prctica Prctica Prtica Revisin Entrega proyecto 1 Asignacin proyecto 2 Avance Avance Revisin Entrega proyecto 2 Asignacin proyecto 3 Avance Avance revisin Entrega proyecto 3

Herramientas
1. XILINX ISE WEB PACK: versin estudiantil del software de desarrollo ISE de la empresa XILINX, el cual puede ubicar en : http://www.xilinx.com/tools/webpack.htm

Observaciones: 1. Para poder descargar y licenciar estas herramientas debe inscribirse previamente en la pgina web de XILINX en : https://secure.xilinx.com/webreg/login.do