Manejo de la Intefaz ISE XILINIX

Este software se utiliza para crear proyectos con el Kit SPARTAN 3; el cual maneja un FPGA XC3S200. Este permite la simulacin e implementacin para la tarjeta con lenguaje HDL y VERILOG.
1) Creacin del proyecto 2) Archivo VHDL 3) Asignacin del entradas y salidas del chip 4) Grabacin del dispositivo

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Creacin del proyecto

1) Se entra al men principal Creacin del proyecto y seleccionamos la opcin nuevo proyecto, debemos asignar un nombre al proyecto, la ubicacin y por convencin usamos el mdulo principal como HDL y se continua dando siguiente:

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Creacin del proyecto

2) En el paso siguiente asignamos el manejador de tarjeta a usar, para este caso usamos el SPARTAN 3 y el chip XC3S200, no asignamos nada ms ya que usaremos valores estndar.

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Creacin del proyecto

4) En el paso siguiente asignamos el tipo de archivo a usar para la creacin del circuito, estos on de varios tipos, pero usaremos el mdulo VHDL

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Creacin del proyecto

5) En el paso siguiente asignamos el nombre para el archivo fuente a usar en el diseo.

Verificar este parmetro de encapsula do o la asignacin de pines no funciona

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Creacin del proyecto

6) En el paso siguiente asignamos el nombre de la entidad a crear y la asignacin de entradas y salidas ; esto ahorra la escrituracin en el lenguaje, si se deja el nombre de la arquitectura behavorial no hay problema, posteriormente tendremos la informacin generada para el proyecto y oprimimos el botn de finalizar.

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Creacin del archivo VHDL

1) El archivo HDL se genera de forma automtica asigna la numeracin de lneas al crear el proyecto. En la ventana del proyecto aparece el mdulo con el nombre propuesto en la creacin del proyecto.

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Creacin del archivo VHDL

2) El archivo HDL de manera automtica va colocando el color a cada variable y palabra clave auxiliando en la edicin del programa; es necesario establecer el comportamiento (funcionamiento) del circuito; debemos revisar su sintaxis para iniciar el proceso de implantacin en el chip.

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Creacin del archivo VHDL

3) En la ventana de proyecto aparece la opcin sntesis de XST, al orimir en la opcin de expansin de men (+) aparecer la opcin check syntaxis; debemos dar doble clic en esta para iniciar la revisin; si existen errores en la ventana de errores(parte inferior de la ventana) se mencionara la lnea donde se ubica y el tipo del mismo. Cuando hay error un tache de color rojo en la opcin check syntaxis.

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Creacin del archivo VHDL

3) En la ventana de proyecto aparece la opcin syntesize de XST, al oprimir en la opcin de expansin de men (+) aparecer la opcin check syntaxis; debemos dar doble clic en esta para iniciar la revisin; si existen errores en la ventana de errores(parte inferior de la ventana) se mencionara la lnea donde se ubica y el tipo del mismo. Cuando hay error un tache de color rojo en la opcin check syntaxis. Al corregir el error se realiza el proceso nuevamente hasta que se obtenga una verificacin satisfactoria (paloma verde)

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Asignacin de pines (1)

La asignacin de pines se establece al usar el men mostrado en la parte inferior Este se encarga de crear la asignacin de los pines dentro de un archivo de control de extensin UCF; a este se le debe dar doble clic par llamar al programa que realiza esa funcin.

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Asignacin de pines (2)

Los pines se asignan en la ventana de I/O del objeto, esta se encuentra parcialmente llena con los parmetros que da el sistema mismo

Los pines se asignan en la ventana de I/O del objeto, debemos usar para la tarjeta el valor mostrado para que se reconozca la terminal como TTL de baja velocidad en la tarjeta SPARTAN III de prueba. El pin del FPGA se coloca en esta casilla K13 la salida es K12 Los tipos de salida son optativos

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Grabacin del circuito

Se usa la opcin grabar Impact siguiendo los pasos: 1) Crear el archivo de salida y una vez que esta verificado

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Grabacin del circuito (2)

Se usa la opcin grabar Impact siguiendo los pasos: 1) Crear el archivo de salida y una vez que esta verificado

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Grabacin del circuito (1)

Dar aceptar: 1) Crear el archivo de salida y una vez que esta verificado

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