UNIVERSIDAD POLITECNICA SALESIANA

FACULTAD DE INGENIERIAS
CARRERA ELECTRONICA
NOMBRE: WILMER JIMENEZ
CICLO: TERCER CICLO
PRACTICA 2
1.-TEMA: APLICACIN DE LOS MAPAS DE KARNAUGHT
2.-OBJETIVOS:
1. disear y comprobar el funcionamiento de un circuito que compare dos nmeros
de 3 bits que me indique a la salida cuando:
A<B
A>B
A=B
3.-LISTA DE MATERIALES:
1circuito integrado NOT de 1 imput
1 circuito integrado NAND de 3 imput
2 circuito integrado NAND de 2 imput
1 circuito integrado XOR de 2 imput
3 leds
6 resistencias de 1k
3 resistencias de 270
2 Dip switch
Multmetro
Cable multipar
Pinzas
Fuente de alimentacin
Project board

4.-MARCO TEORICO
DESASRROLLO DE LA PRCTICA

DESARROLLO DE LA TABLA DE VERDAD

F
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
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0
0
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0
0
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1
1
1
1
1
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1
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1
1
1

E
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
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1
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1
1
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1
1
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0
0
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0
0
0
0
0
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0
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1
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1
1
1

D
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0
0
0
0
0
0
0
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0
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1
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1
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0
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1
1
1
1
1

C
0
0
0
0
1
1
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0
0
0
0
1
1
1
1
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0
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0
0
0
0
1
1
1
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0
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1
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0
1
1
1
1
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1
0
0
1
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0
0
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1
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1
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0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

A
0
1
0
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0
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0
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0
1
0
1
0
1
0
1
0
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1
0
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0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Q1(A<B)

Q2(A>B)

Q3(A=B)
1

1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
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1
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1
1
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1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1

METODO DE REDUCCION POR MEDIO DE MAPAS DE KARNAUGHT

RESOLUCION PARA Q1

(A<B)

Q1 = F C +E CB +F E B +F E D A +FD CBA +F D EBA +E D CA

AGRUPACION
1-5
4-6
Simplifico con algebra de booleana
Q1 = F C +E CB +F E B +F E D A +D CBA +F D BA +E D CA

AGRUPACION
2-3
5-6
4-7
Q1 = F C + E B ( F +C ) + D BA( F +C ) + E D A( F +C )

AGRUPACION
Factor comn

Q1 = F C + ( F + C )[ E B + D BA + E D A]

Agrupo D A dentro del parntesis

Q1 = F C + ( F + C )[ E B + D A( B + E )]

Ahora transformo a NAND

Q1 =F C +( F +C ) E B +D A( B +E )

Q1 =F C +( F * C ) E B +D A( B * E )

Q1 =F C +( F * C ) E B * D A( B * E )

Q1 =F C * ( F * C ) E B * D A( B * E )

RESOLUCION PARA Q2

(A>B)

Q 2 =FC +FEB +EC B +DC B A +FDB A +FEBDA +EDBC A

AGRUPACION
2-6
4-7
Simplifico con algebra de booleana
Q 2 =FC +FEB +EC B +DC B A +FDB A +FEDA +EDC A

AGRUPACION
2-3
4-5
6-7

Q 2 = FC + EB ( F +C ) + DB A ( F +C ) + EDA ( F +C )

AGRUPACION
Factor comn

Q2 = FC + (F + C ) EB + DB A + EDA

Agrupo DA dentro del parntesis

Q 2 = FC + ( F + C ) EB + DA ( B + E )

Ahora transformo a NAND

Q 2 =FC +( F +C ) EB +DA ( B +E )

Q 2 =FC +( F * C ) EB +DA ( B * E )

Q 2 =FC +( F * C ) EB * DA ( B * E )

Q 2 =FC * ( F * C ) EB * DA ( B * E )

RESOLUCION PARA Q3

(A=B)

Q3 =F E D C B A +F E DC B A +F EDC B A +F ED C B A +F ED C B A +F EDC B A +F E DC B A +F E D C B A

AGRUPACION
1-2
3-4
5-6
7-8
Q3 = F E C B ( D A + DA) + F EC B ( D A + DA) + FECB ( D A + DA) + FE CB ( D A + DA)

TARNSFORMACION A NOR

Q1 = D C B +BA (C +D )
Q1 =( D +C ) B +( B + A)(C +D )
Q1 = D +C +B +B + A +C +D

5.- ESQUEMAS
Circuito integrado simplificado con el algebra de

booleana

Circuito integrado transformado a compuertas NAND

Circuito integrado transformado a compuertas NOR

6.- SIMULACIONES
CIRCUITO SIMPLIFICADO CON EL ALGEBRA BOOLEANA
SALIDA Q1

SALIDA Q2

SALIDA Q2 TRANSFORMADA A PRODUCTO NEGADO

SALIDA Q1 TRANSFORMADA A SUMA NEGADA

Q1

Q2

Q1
(producto
negado)

Q2
(suma
negada)

0mV
0 mV
0 mV
0.1 mV
0.4 mV
0.1 mV
0.3 mV
0.3 mV
5.14V
5.15V
5.15V
5.14V
5.14V
5.14V
5.14V
5.14V

0 mV
0.1 mV
0 mV
0.1 mV
5.14V
5.15V
5.14V
5.14V
0.4 mV
0 mV
0 mV
0 mV
5.14V
5.14V
5.14V
5.14V

0.5 mV
0.4 mV
5.15V
5.14V
0.4 mV
0.1 mV
5.14V
5.14V
0.4 mV
0 mV
5.15V
5.14V
0.2 mV
0.2 mV
5.14V
5.14V

0 mV
5.14V
0 mV
5.14V
0.4 mV
5.15V
0.3 mV
5.14V
0.3 mV
5.15V
0.2 mV
5.14V
0.6 mV
5.14V
0.5 mV
5.14V

3.38V
3.39V
119.6 mV
119.6 mV
119 mV
119.6 mV
3.37V
118.7 mV
119.6 mV
119.3 mV
3.38V
119.4 mV
119.6 mV
119.8 mV
3.39V
119.4 mV

119.6 mV
119.6 mV
119.6 mV
3.1mV
3.41V
119.4 mV
118.6 mV
118.7 mV
3.39V
119.2 mV
119.6 mV
119.4 mV
3.40V
3.39V
119.6 mV
3.4V

3.18 V
3.18V
154 mV
2.3mV
153mV
154.2 mV
3.18V
153.9 mV
153.9 mV
154 mV
3.18V
154.1 mV
154 mV
154 mV
3.18V
153.9 mV

119.6 mV
119.6 mV
119.6 mV
119.6 mV
3.41V
119.7 mV
119.9 mV
119.7 mV
3.40V
119.6 mV
119.8 mV
119.9 mV
3.41V
3.4V
119.6 mV
3.4V

7.- MEDICIONES
VOLTAJES MEDIDOS SEGN LA TABLA DE VERDAD
COMPROVACION CON LOS LEDS
Dependiendo de las condiciones si el led se prende se colocara un (
se colocara una (X)
D
0
0
0
0
0
0
0
0
1

C
0
0
0
0
1
1
1
1
0

B
0
0
1
1
0
0
1
1
0

A
0
1
0
1
0
1
0
1
0

Q1

Q2

) caso contrario
Q1

Q2

1
1
1
1
1
1
1

0
0
0
1
1
1
1

0
1
1
0
0
1
1

1
0
1
0
1
0
1

EJEMPLO DE CONEXIN PARA REALIZAR LAS MEDICIONES DE VOLTAJE

EJEMPLO DE CONEXIN PARA REALIZAR LAS MEDICIONES CON LOS LEDS

8.-CONCLUCIONES Y COMENTARIOS
Los circuitos integrados se pueden simplificar bastante aplicando los teoremas
DEMORGAN de esta manera reducimos el costo para armar el circuito.
En el armado del circuito los inconvenientes que tuve fueron que las puntas de algunas
cables no estaban haciendo contacto, y para saber donde estaba el error tuve que revisar
cada una de las compuertas y ver cual estaba funcionando con las condiciones de la
tabla de verdad y cual no
Luego de corregir los errores por fin pude comprobar que mis circuitos digitales
cumplan con la tabla de verdad que yo me impuse
Finalmente podemos decir que hemos cumplido con los objetivos que nos planteamos
antes de iniciar la prctica
EN INGLES
The integrated circuits can be simplified enough applying the theorems DEMORGAN
this way reduces the cost to arm the circuit.
In the armed of the circuit the inconveniences that I had were that the tips of some
cables were not making contact, and to know where the error was I had to revise each
one of the floodgates and to see which was really working with the conditions of the
chart and which not
After correcting the errors I could finally check that my digital circuits really fulfilled
the chart that I imposed myself
Finally we can say that we have fulfilled the objectives that we think about before
beginning the practice

9.-BIBLIOGRAFIA

NTE, Semiconductors,

http://usuarios.lycos.es/ebool/sistemasb.html#formas
%20normales.htm

http://148.202.148.5/cursos/mt260/matedisc/unidad8/tem8.7.ht
m

F
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
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0
0
0
0
0
0
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0
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1
1
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1
1

E
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0
0
0
0
0
0
0
0
0
0
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1
1
1
1
1
1
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1
1
1
1
1
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0
0
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0
1
1
1
1
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1

D
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0
0
0
0
0
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1
1
1
1
1
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1
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0
0
0
0
0
0
0
1
1
1
1
1
1
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1
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1
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1
1
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1

C
0
0
0
0
1
1
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0
0
0
1
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1
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0
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0
1
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1
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0
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1
1
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0
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1
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0
1
1
1
1
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1
1
1
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0
0
0
1
1
1
1

B
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0
1
1
0
0
1
1
0
0
1
1
0
0
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1
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0
1
1
0
0
1
1
0
0
1
1
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0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

A
0
1
0
1
0
1
0
1
0
1
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0
1
0
1
0
1
0
1
0
1
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1
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1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Q1(A=B)
1

Q2(A<B)

Q3(A>B)

1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1