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Feliz el hombre que halla la sabidura,

Preparado por

y que obtiene inteligencia; porque valen ms que la plata, y produce ms beneficios que el oro. La sabidura vale ms que las piedras preciosas; Todas las cosas que puedas desear, no se pueden comparar a ellas!

Carlos Novillo M.

Proverbios 3.13-15

PROGRAMA DE ESTUDIO DE SISTEMAS DIGITALES


OBJETIVOS DE LA ASIGNATURA Capacitar al estudiante para que disee circuitos combinacionales y secuenciales de pequea y mediana complejidad, con circuitos integrados comerciales y con la ayuda de tcnicas computacionales.

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SNTESIS DEL PROGRAMA Sistemas de numeracin y aritmtica binaria. lgebra de Boole. Diseo de circuitos combinacionales. Simplificacin de funciones. Redes de salidas mltiples [dispositivos lgicos M S I] : s u m a do r b i n a ri o , codif i ca d or e s, decodificadores, multiplexor, demultiplexor, comparador de magnitud, generador/chequeador de paridad. Multivibrador bi estable: RS, D, JK y T. Retenedor de datos [Latch] y registros. Contadores/Divisores de frecuencia binarios. Registro de desplazamiento: Conversin S/P y P/S. Anlisis y diseo de circuitos secuenciales sincrnicos. Memorias de semiconductor: ROM y RAM. Diseo combinacional y secuencial utilizando memorias ROM.

OBJETIVO.- Al terminar este captulo el estudiante ser capaz de reconocer los diferentes sistemas de numeracin relacionados con los dispositivos digitales: Compuertas lgicas, memorias, microprocesadores y microcomputadores. Realizar operaciones aritmticas con el sistema de numeracin binario. Conocer los cdigos binarios alfanumricos. Utilizar los postulados, teoremas y conectivos del lgebra de Boole para representar y simplificar las funciones lgicas que se utilizarn en el diseo digital. 1.1 1.2 1.2.1 1.2.2 1.2.3 1.2.4 1.2.5 1.3 1.3.1 1.3.2 1.3.3 1.3.4 1.3.5 1.4 1.5 1.6 1.7 1.8 Sistemas analgicos y digitales Sistemas de numeracin Aritmtica binaria Complemento restringido [complemento a 1] Complemento verdadero [complemento a 2] Otros cdigos binarios: BCD, EXC-3, Gray, etc. Cdigos alfanumricos: EBCDIC y ASCII Proposiciones y conectivos binarios Conectivo AND Conectivo OR Operador NOT Compuerta NAND Compuerta NOR Postulados y teoremas del lgebra de Boole Universalidad de las compuertas NAND y NOR Simplificacin de funciones utilizando lgebra de Boole Formas estndar de las funciones Booleanas Representacin y simplificacin de funciones

PROGRAMA DETALLADO 1. LGEBRA DE BOOLE

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Booleana usando el mapa de Karnaugh 1.8.1 Funciones incompletamente especificadas HABILIDADES DESARROLLADAS: - Diferenciar entre fenmenos fsicos analgicos y digitales. - Conocer diferentes tipos de numeracin, especialmente el binario, decimal y el hexadecimal. - Utilizar los postulados y teoremas del lgebra de Boole para simplificar las funciones booleanas. - Representar las funciones booleanas en sus formas cannicas [normalizadas] y simplificadas. 2. DISPOSITIVOS LGICOS MSI OBJETIVO.- Al terminar este captulo el estudiante ser capaz de construir circuitos combinacionales optimizados a partir de diseos que utilicen circuitos integrados de baja y mediada escala de integracin (SSI y MSI). 2.1 2.1.1 2.1.2 2.1.3 2.1.4 2.1.5 2.1.6 2.1.7 2.2 Dispositivos Lgicos MSI [Redes de mltiple] Definiciones Decodificadores de BCD-a-7 segmentos Sumador aritmtico binario Codificadores y decodificadores Multiplexores y demultiplexores Comparadores de magnitud Generador/Chequeador de paridad Diseo usando circuitos MSI salida

HABILIDADES DESARROLLADAS - Simplificar funciones booleanas mediante el uso del mapa-K. - Disear circuitos combinacionales de mediana escala de integracin. - Utilizar la tecnologa de CIs MSI para implementar circuitos combinacionales de mayor complejidad. 3. MULTIVIBRADORES BIESTABLES OBJETIVO.- Al terminar este captulo el estudiante ser capaz de relacionar los diferentes multivibradores biestables como las clulas bsicas para el diseo de circuitos binarios secuenciales. 3.1 3.1.1 3.1.2 3.1.3 3.1.4 3.1.5 3.2 3.2.1 3.2.2 Dispositivos Multivibradores. Biestables RS asincrnico y sincrnico Biestable tipo D Biestable RS, JK, D y T Maestro-Esclavo [MasterSlave] Entradas asincrnicas: Preset y Clear Biestable Disparado por transicin [EdgeTriggered] Aplicaciones de Flip-Flops Contadores/divisores de frecuencia asincrnicos Contadores Ripple-Clock

HABILIDADES DESARROLLADAS - Analizar el funcionamiento de los diferentes tipos de multivibradores biestables. - Ilustrar la conversin entre los diferentes tipos de

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biestables. 4. ANLISIS Y DISEO SECUENCIAL SINCRNICO OBJETIVO.- Al terminar este captulo el estudiante ser capaz de construir circuitos digitales secuenciales a partir de diseos que utilicen circuitos integrados de mediana complejidad. 4.1 4.1.1 4.2 4.3.1 4.3.2 4.3.3 4.4 4.4.1 4.4.2 4.5 Anlisis y diseo de circuitos secuenciales sincrnicos Anlisis de circuitos secuenciales Diseo de circuitos secuenciales Contadores sincrnicos Contadores Up/Down Contadores programables Registros de desplazamiento Conversin Serie-Paralelo y Paralelo-Serie Contadores de anillo y Johnson Detectores de secuencia

y su arquitctura para utilizarlas con otros circuitos digitales. Reconocer los diagramas de tiempo en los diferentes tipos de memorias. Modificar el formato de las memorias. Realizar diseos de circuitos combinacionales y secuenciales utilizando memorias ROM. 5.1 Conexin memoria-microprocesador 5.1.1 Terminologa usada 5.2 Clasificacin de las memorias: ROM, PROM, EPROM, EEPROM, RAM estticas y dinmicas 5.3 Memorias solo para lectura [ROM] 5.3.1 Memoria ROM como encoder 5.3.2 Memoria PROM 5.3.3 Memorias EPROM, EEPROM y Flash 5.3.4 Temporizacin de la EPROM 5.4 Memoria de lectura/escritura [RAM] 5.4.1 Arquitectura de la RAM 5.4.2 Temporizacin de la RAM 5.5 Arreglos de memorias 5.6 Diseo de circuitos digitales utilizando memorias ROM 5.6.1 Diseo combinacional 5.6.2 Diseo secuencial

HABILIDADES DESARROLLADAS S Disear circuitos secuenciales asincrnicos. S Disear circuitos secuenciales sincrnicos. S Disear contadores binarios sincrnicos programables. - Disear contadores binarios sincrnicos con CIs MSI. 5. MEMORIAS OBJETIVO.- Al terminar esta unidad el estudiante ser capaz de identificar los diferente tipos de memorias

HABILIDADES DESARROLLADAS - Relacionar los diferentes tipos de memorias con un microprocesador y con el microcomputador. - Conocer las diferencias y semejanzas con otros tipos de memorias. - Conocer la arquitectura [partes constitutivas] y la

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temporizacin [formas de onda] de una ROM. - Modificar el formato de las memorias RAM y ROM, para aumentar la capacidad de almacenamiento de informacin. - Utilizar memorias para el diseo de circuitos combinacionales y secuenciales. ANEXOS 12345678Mtodo tabular Quine-McCluskey Otras funciones booleanas Dispositivos Lgicos Programables [PLDs] Multivibradores [Temporizadores] Punta de prueba digital Resumen de Circuitos Integrados Diagrama de un reloj digital Matriz de 8x8 LEDs

# M. Morris Mano. Arquitectura de Computadoras. Prentice Hall Hipanoamericana. Mxico 1993. # Texas Instruments. Diseo con Circuitos Integrados TTL. McGraw-Hill 1975. # Manuales de los fabricantes de CIs TTL: Texas Instruments, National Semiconductors, Motorola, ECG, NTE, Intel, Optoelectrnica, etc. # Revistas tcnicas y cualquier otro tipo de material relacionado con esta asignatura. # Sitios de Internet.

BIBLIOGRAFA: [Autor. Ttulo. Editorial. Ciudad ao] ' Libros de texto: # Ronald J. Tocci/Neal S. Widmer. Sistemas Digitales, principios y aplicaciones, [Octava Edicin]. Prentice Hall Hispanoamericana. Mxico 2003. # M. Morris Mano. Diseo Digital. Prentice Hall Hipanoamericana. Mxico 1987. ' Libros recomendados para consulta: # F. Hill y G. Peterson. Switching Theory and Logical Design. John Wiley & Sons. New York 1981. # John F. Wakerly. Diseo Digital, principios y prcticas. Prentice Hall Hipanoamericana. Mxico 2001.

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Sistemas Digitales
Lgica.- Disciplina filosfi-

Caracterstica de las cantidades analgicas .- Pueden variar gradualmente sobre un intervalo continuo de valores.

CAPTULO
INTRODUCCIN

ca cuyo objeto es el estudio de la estructura, fundamento y usos de las expresiones del conocimiento humano. Disposicin natural para raciocinar con acierto.

Representacin Digital.- No se utilizan valores


proporcionales sino smbolos denominados dgitos.

SISTEMAS ANALGICOS Y SISTEMAS DIGITALES


Seal Digital

R eloj D ig ita l

Representacin Analgica.- Cantidad que se representa por medio de otra que es proporcional a la primera. La deflexin de la aguja de un velocmetro es proporcional a la velocidad de desplazamiento del mvil. La posicin angular de la aguja representa el valor de la velocidad y sigue cualquier cambio que ocurra cuando el mvil acelera o frena.

FIG U R A 1.2

Micrfono

Velocmetro Seal Analgica

FIG U R A 1.1

Por ejemplo, en un reloj digital el tiempo se mide en horas, minutos y segundos. El tiempo vara continuamente, pero la lectura digital no lo hace de la misma manera, sino que muestra el tiempo cada segundo. Una seal digital tiene un nmero finito de valores discretos [fig.1.2], a diferencia de una seal analgica que puede tener un nmero infinito de valores en un rango finito de tiempo [fig. 1.1]. Sin embargo, para fines prcticos, una seal digital se limita a solamente dos niveles: alto o bajo, como se indica en la fig. 1.3, en la que puede verse que el nivel bajo corresponde a un rango de valores que va desde 0V hasta 0,8V para voltajes de entrada y desde 0V hasta 0,4V para voltajes de salida.
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El nivel alto corresponde a un rango de voltajes que va desde 2V hasta 5V para la entrada y desde 2,4V hasta 5V para la salida. Estos valores de voltaje para entrada y salida, que proporcionan los fabricantes, corresponden a la tecnologa de circuitos integrados conocida como TTL [Lgica de Transistor con Transistor] que se utilizar en las Prcticas.

de acuerdo con las sub-tecnologas de fabricacin. Caracterstica de las cantidades digitales.- Varan en etapas discretas. ANALGICO: Variacin Continua DIGITAL: Variacin Discreta La lectura de fenmenos fsicos analgicos se presta a interpretaciones. La lectura digital no presenta ambigedades. Sistema Analgico.- Dispositivo que maneja informacin fsica representada en forma analgica. Las cantidades varan en un intervalo continuo de valores.

FIG U R A

1.3

V IH V IL VO H VOL II H II L IO H IO L

VO LTA J E D E EN TR A D A A LTO VO LTA J E D E EN TR A D A B A J O VO LTA J E D E SA LID A A LTO VO LTA J E D E SA LID A B A J O CO R RIEN TE D E EN TR A D A A LTO CO R R IEN TE D E EN TR A D A B A JO CO R RIEN TE D E SA LID A A LTO CO R R IEN TE D E SA LID A B A JO

2V - 5V 0 V - 0 ,8 V 2 ,4 V - 5 V 0 V - 0 ,4 V 2 0A - 5 0 A -1 ,6 m A -4 0 0 A 16m A

SISTEMA DIGITAL.- Maneja informacin discreta, puede ser electrnico, mecnico, magntico o neumtico.

Ventajas de las Tcnicas Digitales


# # # # # # # M A YO R FA CILID A D P A R A D ISE A R CO N CIs M A YO R FLEX IB ILID A D P A R A IM P LEM EN TA R LO S D ISE O S FA CILID A D P A R A A LM A CEN A R IN FO RM A CI N M A YO R EX A CTITU D Y P R ECISI N P R O G R A M A CI N D E LA O P ER A CI N M A YO R IN M U N ID A D A L RU ID O M A YO R G R A D O D E IN TEG RA CI N

Los valores que se indican en la tabla anterior corresponden a la tecnologa TTL estndar y varan
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LIMITACIN DE LAS TCNICAS DIGITALES


EL MUNDO REAL ES FUNDAMENTALMENTE ANALGICO

SISTEMAS DE NUMERACIN
Sistema de Numeracin.- Se define como un conjunto de cifras y siglas reunidas segn algunas leyes matemticas para representar valores numricos. Por ejemplo, al nmero 352.91 se lo puede representar de la siguiente forma. MSD , + LSD 352.91 = 300 + 50 + 2 + 0.9 + 0.01, . PUNTO DECIMAL [MSD = Most Significant Digit Dgito ms significante] Significant Digit Dgito menos significante]

FIG U R A

1.4

Aplicaciones de los Circuitos Digitales


# # # # # # # # # # # # # # # # # CO M P UTA D O R A S, CA LCU LA D O R A S M ED ICI N D EL TIEM P O : RELO JES Y CR O N M ETR O S TELEFO N A D IG ITA L R A D IO Y TELEVISI N D IG ITA L [A LTA FID ELID A D ] G RA B A CI N D E AU D IO Y VID EO FO TO G RA FA M O D ERN A Y P RO CESA M IENTO D IG ITAL D E IM G ENES E Q U IP O M D IC O M ED ICIN A CO M P U TA R IZA D A A D ISTA N CIA REA IN D USTR IA L E X P LO TA C I N P E TR O LE R A SIM U LA CI N G EN ER A D O R ES D E SE A L CO N TRO L ELECTR N ICO EN A UTO M VILES C O N T R O L IN T ELIG E N TE D E TR F IC O EQUIPO DE MEDICIN: OSCILOSCOPIOS, ANALIZADORES Y MULTMETROS D IG ITALES E LE CTR O D O M STIC O S : LAVADO RAS, HO RNO S DE M ICRO O ND A S , ETC . VID EO JU EG O S

[LSD = Least

Otra forma de escribir el nmero 352.91 es 352,91 = o tambin, 3x 100 + 5x 10 + 2x 1 + 9x 0,1 + 1x 0,01,

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Del ejemplo se deduce que un sistema de numeracin est caracterizado por los parmetros: Base, Dgitos y Ponderacin. 1. La Base del Sistema de Numeracin: B, puede ser cualquier entero positivo diferente de 0 y 1. Entonces B puede tomar los valores 2, 3, 4, 5, 6, ..., etc.
BASE 2 8 10 16 SISTEM A D E N U M ER A CI N B IN A R IO O C TA L D ECIM A L H EXA D ECIM A L B IN OCT D EC H EX

Con la ayuda de estos smbolos como dgitos, se puede expresar cualquier cantidad. 3. Ponderacin, la base elevada a un exponente se denomina ponderacin o peso. Un valor numrico puede expresarse como un sumatorio de productos entre los dgitos del sistema y una serie ordenada de ponderaciones, correspondientes a las potencias positivas o negativas de la base como se indica a continuacin.

2. Los Dgitos del Sistema de Numeracin, son los smbolos que usan los sistemas de numeracin para representar cantidades o valores numricos. Un sistema de numeracin de base B tiene B dgitos [smbolos o guarismos] diferentes, estos son: 0, 1, 2, ..., etc., hasta [B - 1]. En consecuencia, los sistemas de numeracin antes indicados usan los siguientes smbolos o dgitos.
SISTEM A D E N U M ER A CI N B IN A RIO O CTA L D ECIM A L H EXA D ECIM A L

Este es un Sistema de Numeracin Posicional en el que la ponderacin del dgito depende de su posicin dentro del nmero. De manera que, el dgito de la derecha tiene la menor ponderacin [menos significante] y el de la izquierda, la mayor ponderacin [ms significante].

Desarrollo Polinomial.- A un nmero cualquiera NB se


lo puede expresar de la siguiente manera.

BASE 2 8 10 16

D G ITO S D EL SISTEM A D E N U M ER A CI N 0 y 1 0, 1, 2, 3, 4, 5, 6 y 7 0, 1, 2, 3, 4, 5, 6, 7, 8 y 9 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B , C, D , E y F

Que en forma simplificada puede escribirse as


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donde

Entonces, el nmero, en la base de numeracin B, quedara como: NB = mm-1...0,-1-2...-p+1-p

B = Base del sistema de numeracin correspondiente. = Cualquiera de los dgitos del sistema de numeracin. i = Lugar que ocupa el dgito en la serie ordenada que representa una cantidad o un valor numrico. m + 1 = Nmero de dgitos correspondiente a las potencias positivas (parte entera). p = Nmero de dgitos correspondiente a las potencias negativas (parte fraccionaria). Los dgitos correspondientes positivas y los correspondientes negativas estn separados por una dividiendo as en dos partes representativos. a las potencias a las potencias coma o un punto, a los dgitos

Parte Entera,Parte Fraccionaria

Conversin de la Base Decimal a una Base Cualquiera B.- El procedimiento para convertir un nmero decimal
[X10 ] a su equivalente en base B [XB], consiste en dividir el nmero en dos partes: entera [E10] y fraccionaria [F10].
A X10 = E10<x>,F10<x>

Donde 1. E10<X> es la parte entera de X10, tal que

2. F10<X> es la parte fraccionaria de X10, tal que

Los dgitos a la izquierda del punto corresponden a la parte entera [ponderaciones $ 1]. Los dgitos a la derecha del punto corresponden a la parte fraccionaria [ponderaciones < 1].

Para determinar los coeficientes , que vendran a ser los dgitos en el nuevo sistema de numeracin,
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se procede en dos partes. 1o Parte entera E10<X>

Si a este polinomio se lo divide por B, se tiene El nmero en base B quedara como sigue

Donde m, ..., 0, representan los dgitos de la parte entera en el nuevo sistema de numeracin. 2o Parte fraccionaria F10<X>

C C C

Si a este polinomio se multiplica por B, se tiene:

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Residuo R1 = 1 = 1 Residuo R2 = 4 = 2 Donde E1, E2, E3 , etc. representan las partes enteras de los resultados y F1, F2, F3, etc., las nuevas partes fraccionarias. Este proceso contina hasta que Fp = 0, siempre que esto sea posible o hasta obtener un error # . Donde es el mximo error permisible. La parte fraccionaria del nmero quedara de la siguiente manera. Residuo R3 = 1 = 3 [MSD]

A E10<X> = 141616 1ro. Parte entera [octal].

Residuo R0 = 6 = 0 Residuo R1 = 2 = 1 En este caso, -1, ..., -p, representan los dgitos de la parte fraccionaria en el nuevo sistema de numeracin. Ejemplo.- Transformar el nmero 5142.3610 a base: hexadecimal, octal y binaria. 1o. Parte entera [hexadecimal]. A E10<X> = 120268 Residuo R2 = 0 = 2 Residuo R3 = 2 = 3

[LSD]

Residuo R4 = 1 = 4

[MSD]

Residuo R0 = 6 = 0

[LSD]

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1o.

Parte entera [binario].


5142 2571 1285 642 321 160 80 40 20 10 5 2 1 0 Cociente Resid. Dgito 0 1 1 0 1 0 0 0 0 0 1 0 1 0 1 2 3 4 5 6 7 8 9 10 11 12 [MSB] [LSB]

2o.

Parte fraccionaria [octal]


E1 = 2 = -1 E2 = 7 = -2 E3 = 0 = -3 E4 = 2 = -4 F1 = 0.88 F2 = 0.04 F3 = 0.32 F4 = 0.56 1 = 0.88 x 8-1 2 = 0.04 x 8-2 3 = 0.32 x 8-3 4 = 0.56 x 8-4

0.36 X 8 = 2.88 0.88 X 8 = 7.04 0.04 X 8 = 0.32 0.32 X 8 = 2.56

A F10<X> = 0.27028 2o. Parte fraccionaria [binario]


E1 = 0 = -1 E2 = 1 = -2 E3 = 0 = -3 E4 = 1 = -4 E5 = 1 = -5 E6 = 1 = -6 E7 = 0 = -7 E8 = 0 = -8 E9 = 0 = -9 E10 = 0 = -10 E11 = 1 = -11 E12 = 0 = -12 F1 F2 F3 F4 F5 F6 F7 F8 F9 = 0,72 = 0,44 = 0,88 = 0,76 = 0,52 = 0,04 = 0,08 = 0,16 = 0,32 1 2 3 4 5 6 7 8 9 = 0,72 x 2-1 = 0,44 x 2-2 = 0,88 x 2-3 = 0,76 x 2-4 = 0,52 x 2-5 = 0,04 x 2-6 = 0,08 x 2-7 = 0,16 x 2-8 = 0,32 x 2-9

0,36 X 2 = 0,72 0,72 X 2 = 1,44 0,44 X 2 = 0,88 0,88 X 2 = 1,76 0,76 X 2 = 1,52 0,52 X 2 = 1,04

A E10<X> = 1 0100 0001 011016 2o. Parte fraccionaria [hexadecimal]


E1 = 5 = -1 E2 = 12 = -2 E3 = 2 = -3 F1 = 0,76 F2 = 0,16 F3 = 0,56 1 = 0,76 x 16
-1

0,04 X 2 = 0,08 0,08 X 2 = 0,16 0,16 X 2 = 0,32 0,32 X 2 = 0,64 0,64 X 2 = 1,28

F10 = 0,64 F11 = 0,28 F12 = 0,56

10 = 0,64 x 2-10 11 = 0,28 x 2-11 12 = 0,56 x 2-12

0,36 X 16 = 5.76 0,76 X 16 = 12.16 0,16 X 16 = 2.56

0,28 X 2 = 0,56

2 = 0,16 x 16-2 3 = 0,56 x 16-3

A F10<X> = 0,0101110000102 De manera que 5142,3610, / 1 416,5C216

A F10<X> = 0.5C216

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5142,3610, / 12 026,217 278 5142,3610, / 1 0100 0001 0110,0101 1100 00102 El error es = 0,56 x 8-4 = 0,56 x 16-3 = 0,56 x 2-12 = 136,72 x 10-6. Conversin desde Cualquier Base B a Decimal.- Para convertir un nmero expresado en base B a decimal, se usa directamente la ecuacin del desarrollo polinomial. Ejemplo 1.- Convertir el equivalente decimal (N10). nmero EC9,0B5H a su

Otra forma, sera sumando las ponderaciones de los 1s que aparecen en el nmero binario, como se indica a continuacin.

N10 / E X 162 + C X 16 + 9 + 0 X 16-1 + B X 16-2 + 5 X 16-3 N10 = 14X 246 + 12X 16 + 9 + 0 + 11X 0,00390625 + + 13X 0,000244141 N10 = 3584 + 192 + 9 + 0,04296875 + 0,0012207031

La siguiente tabla muestra algunas potencias de 2 til para facilitar la conversin de binario natural a decimal o viceversa.
n 0 1 2 2n 1 2 4 8 16 32 64 128 256 512 1 0 24 2 -n 1 0 ,5 0 ,2 5 0 ,1 2 5 0 ,0 6 25 0 ,0 3 12 5 0 ,0 1 56 2 5 0 ,0 0 78 1 25 0 ,0 0 39 0 62 5 0 ,0 0 19 5 31 3 0 ,0 0 09 7 66

Ejemplo 2.- Convertir el nmero 11 0101,1012 a su equivalente en base decimal (N10) N10 = 1X 25 + 1X 24 + 0 + 1X 22 + 0 + 1 + 1X 2-1 + 0 + 1X 2-3 N10 = 32 + 16 + 4 + 1 + 0,5 + 0,125

3 4 5 6 7 8 9 10

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CA P TU LO 1 - SIS TEM A S D E N U M ER A CI N 1 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 0 0 0 1 0 1 1 1 1 1 0 0 0 0 0 1 0 0 1 1 1 1 1 0 0 0 0 1 0 0 0 0 1 1 1 1 0 0 0 1 0 0 0 0 0 0 1 1 1 0 0 1 0 0 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 240 248 252 254 255 1 2 4 8 16 32 64 128

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Direccin IP [IP Address].- Una direccin IP [Internet Protocol] es nica y sirve para direccionar a un computador especfico conectado a Internet o a una red local. La direccin tiene el formato a.b.c.d donde a, b, c y d son nmeros entre 0 y 255 inclusive y se pueden expresar en decimal o en binario, estn sujetos a una serie de reglas y convenciones. Todas las comunicaciones entre los computadores que se encuentran conectados a Internet se basan en direcciones IP. Ejemplo.- La direccin IP: 192.137.205.10, expresada en decimal, representarla en binario. Entonces: 19210 13710 20510 1010 = = = = 1100 1000 1100 0000 00002 10012 11012 10102

Por tanto, la direccin IP correspondiente es 11000000.10001001.11001101.00001010 en binario. Una tabla que resulta til para trabajar con direcciones IP, se indica a continuacin.
27 1 1 1 26 0 1 1 25 0 0 1 24 0 0 0 23 0 0 0 22 0 0 0 21 0 0 0 20 0 0 0 D EC 128 192 224

Direccin MAC.- Es una direccin nica que se adjudica a toda estacin final [computador conectado a Internet] dentro de la infraestructura (entre ellos se encuentran los adaptadores de LAN en la placa base, a puertos de conmutadores y puertos de enrutadores o routers). Tambin se la conoce como direccin fsica o Ethernet de un host.

Aritmtica Binaria.- Todas las operaciones aritmticas


conocidas en el sistema de numeracin decimal, pueden tambin realizarse en cualquier otro sistema de numeracin, para ello se aplican las mismas reglas de la aritmtica comn. Aqu se estudiaran las cuatro operaciones bsicas: suma, resta, multiplicacin y divisin, aplicadas al sistema de numeracin binario.
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Suma Binaria TABLA DE LA SUMA 0 + 0 = 0 + 1 = 1 + 0 = 0 1 1 Ejemplo.Dados los valores binarios de A y B obtener S = A + B. Donde A = 101 1001,1110 B = 100 0111,0011
-

0 1 1 0

0 1 0 1

0 0 0 0

0 1 0 1

1 1 0 0

0 0 1 1

0 1 1 0

1 , 1 , 0 , 0

0 0 1 1

0 0 0 0 1 1 0

B orrow [P ed ir presta d o] [= 1 0 9,5 6 25 1 0 ] - [= 6 7 ,3 1 25 1 0 ] [= 42 ,2 5 0 0 1 0 ]

Entonces R = 10 1010,012 [42,2510]

1 + 1 = 10 Multiplicacin Binaria
1 0 1 1 1 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 0 1 1 0 1 0 1 1 1 1 1 , 1 , 0 , 0 1 1 0 0 0 1 1 0 0 1 1 C arry [Ex ceso] [= [= 89 ,8 7 5 1 0 ] 67 ,1 8 7 5 1 0 ]

[= 15 7 ,0 6 2 5 1 0 ]

TABLA DE LA MULTIPLICACIN 0 x 0 = 0 0 x 1 = 0

Ejemplo.-

Entonces, S = 1001 1101.00012 [/ 157.062510]

1 x 0 = 0 1 x 1 = 1

Dados los valores binarios de A y B obtener P = A x B. Donde: A = 1101,101 [13,62510] B = 1010,011 [10,37510]

Resta Binaria TABLA DE LA RESTA 0 - 0 = 0 1 - 0 = 1 1 - 1 = 0 Ejemplo.Dados los valores binarios de A y B obtener R = A B. Donde: A = 110 1101,1001 B = 101 1110,0101
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1 1 0 1 , 1 0 1 x 1 0 1 0 , 0 1 1 1 1 0 1 1 1 0 1 1 1 1 0 1 1 0 1 0 1 1 0 1 1 0 1 0 1 0 0 0 1 1 0 1 , 0 1 0 1 1 1 1 0 1 0 1 0

[= 13,62510] [= 10,37510]

[= 141,35937510]

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Entonces [/ 141,35937210]

Q = 111,1012 RESIDUO = 0,100112

[/ 7,62510] [/ 0,5937510]

P = 1000 1101,0101 112

Divisin Binaria TABLA DE LA DIVISIN 0 1 = 0 1 1 = 1 A = 110 0101,101 [101,62510] B = 1101,01 [13,2510]


) 1 1 1 1 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 0 1 1 0 1 0 0 0 1 1 0 0 1 1 ) 1 1 0 0 0 1 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 1 0 1 0 0 1 1 0 1 0 0 0 1 0 1 1 ) 1 ) 0 ) , 1 11 0 1 0 1 1 11 ,1 0 1

Finalmente, conviene indicar que cualquier operacin matemtica, simple o compleja, puede resolverse en forma de sumas. Ejemplo.Dados los valores binarios de A y B obtener Q = A B y el Residuo. Representacin de Nmeros Bipolares Utilizando Complementos.- La representacin por medio de complementos sirve para trabajar con nmeros positivos y negativos, es decir con cantidades bipolares. Para indicar el signo se emplea un dgito adicional. En el caso del sistema de numeracin binaria, que es el que se utiliza en las computadoras, generalmente el 0 indica el signo positivo y el 1 el signo negativo [convenio que se usar]. El dgito para el signo ocupa la posicin ms significante. Para trabajar con complementos es necesario establecer un determinado nmero de dgitos, tanto para la parte entera como para la fraccionaria y, como se mencion, un bit1 ms para el signo. La representacin de cantidades por medio de complementos facilita la realizacin de las operaciones aritmticas bsicas, puesto que se usan los mismos circuitos sumadores binarios; esto se debe al hecho de que a la resta se la puede implementar

Entonces
1.El trmino bit significa dgito binario, del ingls binary digit.

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mediante una suma entre el minuendo y el complemento del substraendo. En las computadoras, los dispositivos digitales [sumadores, comparadores, registros, etc.] trabajan con un determinado nmero bien definido de dgitos binarios, por tanto conviene acostumbrarse a representar las cantidades binarias con un mismo nmero de cifras. Por ejemplo, para un microprocesador [CPU] de 8-bits, el 010 se escribe como 010 / 0000 00002, el 110, como 110 / 0000 00012, el 12710, como 12710 / 0111 11112. En los sistemas de numeracin existen dos tipos de complemento, que se los utiliza con mucha frecuencia: Complemento Restringido y Complemento Verdadero. Complemento Restringido (a B-1).- El Complemento Restringido2 de un nmero se encuentra indicando

primero, con cuantos dgitos efectivos se va a trabajar, luego se agrega el dgito del signo. Generalmente se usa el 0 para indicar una cantidad positiva y (B - 1) para indicar una cantidad negativa. Una vez realizado este proceso, al nmero as obtenido se lo resta de [B - 1]s, tantos como dgitos tenga la nueva representacin del nmero. En el caso del sistema de numeracin binario [base 2], se resta de 1s [2 - 1]s, como puede verse a continuacin. Ejemplo: Encontrar el complemento restringido [complemento a 1] del nmero 11 1001.0110 12. Considere que se va a trabajar con 11 dgitos para la parte entera 8 dgitos para la parte fraccionaria y el dgito adicional para el signo. Signo , + 11 1001,0110 1 = 0000 0011 1001,0110 1000 ___ valor numrico ___ Observe que la parte entera del nmero original solamente tiene 6-bits, por lo que es necesario completar con 5 ceros a la izquierda; de la misma manera, la parte fraccionaria se completa con los 0s necesarios hacia la derecha, a esto hay que agregar el bit del signo, que es el 0 que est al extremo izquierdo. Por claridad se han realizado agrupaciones de 4-bits.
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2.-

En el sistema binario, al Complemento Restringido [a B-1] se lo denomina Complemento a 1 y en decimal, Complemento a 9.

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A continuacin, se procede a restar el nmero as obtenido de un valor formado por tantos 1s como bits tenga el nuevo nmero. Signo
; 1 1 1 1 - 0 0 0 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 0 0 1 1 1 1 , 1 1 1 1 1 0 0 1 , 0 1 1 0 0 1 1 0 , 1 0 0 1 1 1 1 1 1 0 0 0 0 1 1 1

S + A = 0000 1010 1101,1001 0000, entonces su complemento a 1 ser S - A = 1111 0101 0010,0110 1111. Una aplicacin prctica de la representacin de cantidades usando complementos, es en operaciones de sustraccin puesto que se la puede convertir a suma, si previamente se obtiene el complemento del sustraendo. Para realizar la operacin R = A - B, se obtiene el complemento de B, que se representar como B* , entonces R = A - B = A + (-B) = A + B*

____Dgitos correspondientes al valor numrico_____

En este caso, el bit del extremo izquierdo de la respuesta, indica que el resultado es un nmero con signo negativo, es decir
S + 11 1001,0110 1 = 0000 0011 1001,0110 1000 S - 11 1001,0110 1 = 1111 1100 0110,1001 0111 [/ +57,4062510] [/ -57,4062510]

es la representacin de los nmeros positivo y negativo en complemento a 1 respectivamente. Una forma fcil [algoritmo] para obtener el complemento a 1 de un nmero binario es: primero completar el nmero de bits requerido, y luego cambiar los 0s por 1s y los 1s por 0s. Por ejemplo, para obtener el complemento a 1 de: A = 1010 1101,1001, con el nmero de bits del ejemplo anterior, se tendr

puesto que B* = -B, representa el complemento de B.

Sustraccin con Complemento a 1 .- Los siguientes


ejemplos ilustrarn la metodologa que se debe seguir cuando se trabaja con complemento a 1. Ejemplo 1.- Mediante el uso del complemento a 1, realice la operacin A - B, con los siguientes datos.
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A = 111 0110,101 B = 100 1100,10


111 0110,101 - 100 1100,10 [118,625 - 76,5]10.

Como se indic, es necesario que el minuendo y el substraendo tengan el mismo nmero de dgitos, tanto para la parte entera como para la fraccionaria y que se aada un bit para el signo. En este ejemplo se utilizarn 11-bits para la parte entera, ocho para la fraccionaria y 1 para el signo, de manera que las cantidades originales tendran la siguiente representacin. S + A = 111 0110,101 = 0000 0111 0110,1010 0000 + B = 100 1100,10 = 0000 0100 1100,1000 0000 ahora, se debe sacar el complemento a 1 del substraendo, como se indic anteriormente. S B* = - B = 1111 1011 0011,0111 1111 Luego se procede a realizar la suma entre el minuendo y el complemento a 1 del substraendo. Signo
; 0 0 0 0 - 1 1 1 1 0 1 1 1 1 0 1 1 0 1 1 0 , 1 0 1 0 0 0 1 1 , 0 1 1 1 0 0 0 0 1 1 1 1

Se observa la generacin de un exceso [carry], tambin se ve que la respuesta no es exacta. Para generar la respuesta correcta, es necesario sumar el exceso, que se form, al bit menos significante del resultado previo, como se indica a continuacin.
S 0 0 0 0 0 0 1 0 1 0 1 0 , 0 0 0 1 1 1 1 1 1 0 0 0 0 0 0 1 0 1 0 1 0 , 0 0 1 0 [42,12510] 0 0 0 0

Este nuevo valor s corresponde al resultado exacto de la resta pedida. Este procedimiento, de sumar el exceso al dgito menos significante, debe seguirse cada vez que se genere un carry al realizar operaciones con complemento restringido. Al analizar la respuesta de este ejemplo, se ve que el bit del signo es 0, lo que implica un valor positivo como era de esperarse al restar un nmero menor de uno mayor. En el siguiente ejemplo, se estudia el caso de restar una cantidad mayor de otra menor. Ejemplo 2.Realice la siguiente operacin:

Exceso 1 0 0 0 0 0 0 1 0 1 0 1 0 , 0 0 0 1 1 1 1 1 [Carry] _Dgitos correspondientes al valor numrico_ 42,121093751

1010 1101,0011 - 1 1101 0001,101, [173,1875 - 465,625]10


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utilice complementos a 1, 11-bits para la parte entera, 8-bits para la parte fraccionaria y el bit del signo.
S +A = + 1010 1101,0011 = 0000 1010 1101,0011 0000 +B = + 1 1101 0001,101 = 0001 1101 0001,1010 0000 B* = - 1 1101 0001,101 = 1110 0010 1110,0101 1111

El equivalente decimal de la respuesta sera -292,43751 En este caso, ya no es necesario hacer el ajuste para obtener la respuesta exacta. Complemento Verdadero (a B).- Para obtener el Complemento Verdadero3 de un nmero se procede de un modo similar que para obtener el complemento restringido. Es decir, se trabaja con un nmero definido de dgitos para la parte entera y para la fraccionaria a ms del dgito del signo que sigue siendo [B - 1] y que se escribe en el extremo izquierdo del nmero [dgito ms significante]. En el caso de Complemento Verdadero, la resta se realiza de un 1 seguido de tantos 0s como dgitos tenga el nuevo nmero; el 1 se lo escribe antes de la columna del signo. Ejemplo.Obtener el complemento verdadero [complemento a 2] del nmero binario A = 11 0101.012. Trabaje con 7-bits para la parte entera, 4-bits para la parte fraccionaria y 1-bit para el signo.

Como siempre, la respuesta se obtiene sumando el minuendo con el complemento a 1 del substraendo.
S 0 0 0 0 1 1 1 0 1 1 1 0 1 0 1 0 0 0 1 0 1 1 0 1 1 1 0 1 , 0 0 1 1 1 1 1 0 , 0 1 0 1 1 0 1 1 , 1 0 0 0 0 0 0 0 1 1 1 1 0 1 1

Como puede verse, no se ha generado un carry. El bit del signo es 1, lo que implica un resultado negativo. Cuando se resta un nmero mayor de uno menor, usando complementos, se genera un carry = 0. Como el resultado es negativo, para obtener la magnitud de la respuesta, es necesario sacar nuevamente el complemento de la respuesta, entonces S
1110 1101 1011,1000 1111 / -001 0010 0100,0111 0000 Carlos Novillo Montero Can

3.-

En el sistema binario, al Complemento Verdadero [a B] se lo denomina Complemento a 2 y en decimal, Complemento a 10.

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S , +A = + 11 0101,01 = 0011 0101,0100 Observe que la parte entera del nmero original solamente tiene 6-bits, por lo que es necesario completar con 0s a la izquierda; de la misma manera, la parte fraccionaria se completa con los 0s necesarios hacia la derecha, a esto hay que agregar el bit del signo, que es el 0 que est al extremo izquierdo. Despus se procede a restar el nmero as obtenido de un valor formado por tantos 0s como bits tenga el nuevo nmero a los que se agrega un 1 al extremo izquierdo, como se muestra en seguida.
S 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 , 0 0 0 0 0 1 0 1 , 0 1 0 0 1 0 1 0 , 1 1 0 0

negativo en complemento a 2 respectivamente. Otra forma de conseguir el complemento a 2 de un nmero binario es obtener, en primer lugar, el complemento a 1 del nmero y luego sumar 1 al bit menos significante [al bit del extremo derecho]. Tambin puede sacarse el complemento a 2 de un nmero binario, empezando por el extremo derecho [menos significante]: se copian todos los 0s hasta encontrar el primer 1 que tambin se lo copia, a partir de ese punto todos los dems dgitos se complementan uno a uno [es decir, se cambian los 0s por 1s y los 1s por 0s]. Aritmtica con Complemento Verdadero.- Al igual que en el caso del complemento a 1, el complemento a 2 puede emplearse para convertir una operacin de sustraccin en una de suma, si previamente se obtiene el complemento a 2 del substraendo. De manera que, para realizar la operacin R = A - B, se obtiene el complemento a 2 de B, que tambin se representar como B*, entonces A - B = R = A + B* puesto que B* = -B, representa el complemento a 2 de B.
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_____ valor numrico ______

En este caso el bit del extremo izquierdo, indica que el resultado es un nmero con signo negativo, es decir S
+ 11 0101,01 = 0011 0101,0100 [= + 53,2510 ] - 11 0101,01 = 1100 1010,1100 [= - 53,2510 ]

es la representacin de los nmeros positivo y


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Ejemplo 1.- Realice la operacin A - B, usando complemento a 2. Emplee 10-bits para la parte entera, 4-bits para la parte fraccionaria y uno para el signo. Los valores de A y B se indican en el ejemplo. A = 1110 0001,1011 B = 1101 0000,1101 [= 225,687510] [= 208,812510] [= + 225,687510] [= + 208,812510] [= - 208,812510]

a 2 es el ms utilizado en las computadoras digitales. En el ejemplo anterior, se ve que el bit del signo es 0, lo que implica un resultado positivo. Si se tuviera un resultado negativo [bit del signo igual a 1], habra que obtener el complemento a 2 del resultado para conocer su magnitud, como se estudia en el siguiente ejemplo. Ejemplo 2.- Realice la operacin A - B, usando complemento a 2. Emplee 11-bits para la parte entera, 4-bits para la parte fraccionaria y uno para el signo. Los valores de A y B se indican a continuacin. A = 110 1001,0011 [= 105,187510] B = 1011 0110,1001 [= 182,562510] A + A = 0000 0110 1001,0011 [= + 105,187510] + B = 0000 1011 0110.1001 [= + 182,562510] A B* = 1100 0100 1001,0111 [= - 182,562510]

A + A = 000 1110 0001,1011 + B = 000 1101 0000,1101 A B* = 111 0010 1111,0011

La sustraccin, usando complemento a 2 se realiza sumando el minuendo con el complemento a 2 del substraendo, como se observa a continuacin.
S A = + B* = 0 0 0 1 1 1 1 1 1 0 0 0 1 0 0 0 0 1 0 0 0 1 , 1 0 1 1 1 1 1 1 , 0 0 1 1 0 0 0 0 , 1 1 1 0

Exceso 1 0 0 0 se deshecha

La sustraccin, usando complemento a 2 se realiza sumando el minuendo con el complemento a 2 del substraendo, como se indica a continuacin.
S A = 0 0 0 0 1 1 1 1 1 1 1 1 0 1 1 0 0 1 0 0 1 0 1 1 1 0 0 1 , 0 0 1 1 1 0 0 1 , 0 1 1 1 0 0 1 0 , 1 0 1 0

Respuesta = 16,87510 En el caso del trabajar con complemento verdadero, el dgito del carry se deshecha. Esto simplifica el proceso aritmtico. Debido a esto, el complemento
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+ B* =

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Puesto que el dgito del signo es 1, la respuesta es negativa, si se quiere obtener la respuesta en decimal con signo, es necesario sacar el complemento a 2 de la respuesta binaria, como se ve en seguida. R = -000 0100 1101,01102, o lo que es lo mismo

S
+ A = + B = + C = + D = 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 1 1 1 0 0 0 1 1 1 1 1 1 1 0 0 0 1 1 1 1 0 0 1 1 1 0 0 0 1 1 1 1 0 1 , 1 , 1 , 1 , 1 0 0 1 0 0 1 1 0 1 0 0 1 0 0 0 0

S Respuesta = -77,37510 Ejemplo 3.- Con los siguientes datos binarios realice la operacin aritmtica indicada. Todo el proceso debe realizarlo en complemento a 2, nicamente el resultado final convertirlo a decimal. Datos:
A = B = C = D = 1 1 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 1 0 0 0 1 1 1 1 0 0 1 1 1 0 0 0 1 1 1 1 0 1 , 1 , 1 , 1 , 1 0 0 1 0 0 1 1 0 1 + C = - B = R2 = 1 - A = - B = 1 1 1 1 1 1 1 1 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 0 , 0 1 1 1 0 0 1 0 , 0 1 1 0 0 0

Entonces
S + D = - A = R1 = 0 0 1 1 1 0 0 0 0 1 1 1 1 1 1 0 0 1 0 0 1 0 1 0 1 1 0 0 1 1 0 0 0 1 1 , 1 0 0 1 0 1 1 0 , 0 1 1 1 0 1 1 0 , 0 0 0 0 0 0 0

S
0 0 1 1 0 1 1 0 0 1 1 1 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 0 0 0 0 0 1 1 0 , 1 1 1 0 0 0 1 0 , 0 1 1 0 1 0 0 1 , 0 1 0 0 0 0 0

Operacin aritmtica R1 = (D - A) R2 = (C - B) R = R1 - R2 puesto que este resultado parcial [R2] es negativo para realizar la operacin correctamente hay que volver a obtener el complemento a 2 de este valor. Es decir S R2 = 11 1101 0000 1001,0100 0
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Se utilizarn 13-bits para la parte entera, 5-bits para la parte fraccionaria y 1-bit para el signo. Entonces

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por tanto, R2 = 00 0010 1111 0110,1100 0 finalmente


S + R1 = + R2 = R = 0 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 1 0 1 0 1 1 0 1 1 1 1 0 1 0 1 0 1 1 0 , 0 0 0 0 0 1 1 0 , 1 1 0 0 1 1 0 0 , 1 1 0 0 0 0 0

codificar o de representar cantidades. A continuacin se muestran las ms comunes. Cdigo Binario Natural.- En este cdigo, los bits a la izquierda del punto se denominan enteros y los de la derecha fraccionarios. Las ponderaciones son positivas y ascendentes hacia la izquierda a partir del punto y negativas y descendentes hacia la derecha del punto. La siguiente tabla muestra los nmeros enteros de 4-bits [binario] con sus equivalentes en: octal, decimal, hexadecimal, BCD, EXC-a-3 y GRAY observe que en BCD existen 6-cdigos binarios que no se utilizan. Otros Cdigos Binarios.- El Binario Natural es el cdigo ms comnmente usado; sin embargo, existen otras formas de codificar la informacin, dependiendo del procesamiento que se le dar a la misma.
B IN 0 0 0 0 0 0 0 1 OCT 0 1 2 3 4 5 6 7 10 D EC 0 1 2 3 4 5 6 7 8 H EX 0 1 2 3 4 5 6 7 8 B CD 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 EX C-3 GRAY

La respuesta binaria es
Respuesta = +000 0101 0101 1100,1100 02

y en decimal R10 = 210 + 28 + 26 +24 + 23 + 22 + 2-1 + 2-2 R10 = 1024 + 256 + 64 +16 + 8 + 4 + 0,5 + 0,25 = +1372,75 Respuesta = +1372,7510 Cdigos de Numeracin Binaria.- La representacin de cantidades por medio de algn arreglo de dgitos se denomina nmero, cdigo o palabra. En el sistema de numeracin binaria existen varias formas de
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0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 0 1 0 0 1 1 1 0 1 1 0 1 0 0 0 0 1 1 1 1 0 0 1 0 1 0 1 1 0 1 0 0 1 0 0 1 0 1 1 1 1 0 0

0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0

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CA P TU LO 1 - SIS TEM A S D E N U M ER A CI N 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 11 12 13 14 15 16 17 9 10 11 12 12 13 15 9 A B C D E F 1 0 0 1

- 41 1 1 0 0 1 1 0 1

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1 0 0 0 0 1 0 0 0 0 1 1 1 1 1 1 1 0 0 0 1 1 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 0 0 1 0 1 1 0 1 0 1 0 0 1 1 1 0 0 0 1 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 0 1 1 0 0 1 0 0 0 1 0 0 0

Decimal Codificado en Binario (BCD).- En el cdigo BCD [Binary Coded Decimal = Decimal Codificado en Binario], cada dgito decimal est representado por un grupo de 4-bits, a esta agrupacin se la denomina quad. Cada quad tiene 4-bits [con ponderaciones: 8, 4, 2 y 1] con 10 valores permisibles de 0 a 9. En la codificacin BCD, los quads con valores superiores a 9 [1010, 1011, 1100, 1101, 1110, 1111] no estn permitidos, por tanto, nunca se usan en BCD. De modo que para representar el nmero 1210 en BCD sera 1 0010BCD. Al cdigo BCD se lo utiliza principalmente en diferentes tipos de medidores de panel, por ejemplo en voltmetros digitales. Cdigo Exceso de 3.- Puede decirse que el cdigo exceso de 3 es una modificacin del cdigo BCD, puesto que el primero se forma aadiendo 3 al cdigo BCD. Eventualmente se lo utiliza en lugar del BCD debido a que posee ventajas en algunas operaciones aritmticas. La tabla anterior muestra el cdigo exceso de 3 y su equivalente BCD.
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Cdigo de Gray [Reflejado].- Es un cdigo binario en el que la posicin del bit no tiene significacin numrica [ponderacin]; sin embargo, cada cdigo de Gray corresponde a un mismo nmero decimal. Fcilmente se lo puede transformar a su equivalente binario. En la tabla anterior se presentan los cdigos de Gray y binario natural para los nmeros del 0 hasta el 15. Despus se hace una comparacin entre los dos cdigos para determinar las relaciones que permitan convertir el uno en el otro y viceversa. Como puede verse en esta tabla, en el cdigo de Gray, cuando el valor de un nmero cambia, la transicin de un cdigo al siguiente implica el cambio de un solo dgito a la vez. Por observacin de la tabla, puede decirse que la conversin del cdigo de Gray al cdigo binario se realiza de la siguiente manera: El bit correspondiente al extremo izquierdo [MSB] es el mismo tanto en el cdigo de Gray como en el binario; al continuar hacia la derecha, si el siguiente bit de Gray es 1, entonces el prximo bit binario es el complemento del anterior bit binario. Pero si el siguiente bit de Gray en 0, entonces el prximo bit binario es la copia del bit binario anterior. Ejemplo: 1010 [Gray] A 1100 [binario]

1110 0110 0011CG A 1011 1011 1101CB


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CA P TU LO 1 - SIS TEM A S D E N U M ER A CI N VA LO R D ECIM A L 7 6 5 4 3 2 S IG N O M A G N ITU D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 B IN A R IO O FFSET 1 1 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 CO M P LEM ENTO a-1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0

- 44 CO M P LEM ENTO a -2 1 1 0 0 1 1 0 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 0 1 0 1 0 1 0 1 0

De igual manera, la conversin de cdigo binario a cdigo de Gray puede deducirse a partir de la tabla anterior. El MSB binario es el mismo MSB de Gray; continuando la lectura hacia la derecha, cada cambio en el cdigo binario produce un 1 y cada no cambio produce un 0 en el cdigo de Gray. Ejemplo: 1011CB A 1110CG

1 0

1110 0101 1000CB A 1001 0111 0100CG El cdigo de Gray es til en aquellas aplicaciones en las que pueden presentarse cdigos intermedios falsos, que podran ocurrir en otros cdigos. Cdigos Bipolares.- Existe una gran variedad de cdigos binarios, entre otros: Signo-Magnitud, Complemento a 1, Complemento a 2, Binario Desplazado [Offset], Todo Complementado, etc. Estos cdigos sirven para representar cantidades tanto positivas como negativas [para lo cual un dgito representa el signo y los otros la magnitud del nmero]. Los cdigos bipolares ms comunes [para 4-bits incluido el signo] se indican en la siguiente tabla.

0 -1 -2 -3 -4 -5 -6 -7 -8

Los

cdigos

Signo-Magnitud son simples,

Binario

Offset

conceptualmente

pero

representan

dificultades al querer implementarlos en software. Mucho ms fcil es implementar los cdigos Complemento a-1 y Complemento a-2, que son los ms usados en las computadoras. El cdigo signo-magnitud y el complemento a 1 tienen dos cdigos binarios para representar el valor decimal 0, lo que constituye un problema.

Cdigos Alfanumricos .- Son cdigos que sirven para


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representar caracteres tanto numricos como alfabticos, en los que tambin se incluyen los cdigos correspondientes a los signos de puntuacin, de control y otros: , , #, $, %, /, &, *, (, ), _, -, +, <, >, etc. Uno de ellos es el cdigo EBCDIC [Extended Binary-Coded Decimal Interchange Code]. Es un cdigo que usa 8 dgitos binarios para representar un carcter simple, dando un mximo posible de 256 caracteres. Es utilizado como un sistema de cdigo en muchos computadores. El cdigo EBCDIC es simplemente el cdigo BCD extendido a 8bits.

Asignacin de Cdigos EBCDIC Parte I


HEX MSD b7 b6 BITS b5 LS D 9 0 1 2 3 4 5 6 b3 0 0 0 0 0 0 0 b2 0 0 0 0 1 1 1 b1 0 0 1 1 0 0 1
b4 b0

0 0 0 0 0 N UL SOH S TX E TX PF HT LC

1 0 0 0 1 D LE DC1 DC2 DC3 RES NL BS

2 0 0 1 0 DS SOS FS

3 0 0 1 1

4 0 1 0 0 SP

5 0 1 0 1 &

6 0 1 1 0 -

7 0 1 1 1

0 1 0 1 0 1 0

SYN

BY P LF EOB ETB PRE ESC

PN RS UC

7 8 9 A B C D E F

0 1 1 1 1 1 1 1 1

1 0 0 0 0 1 1 1 1

1 0 0 1 1 0 0 1 1

1 0 1 0 1 0 1 0 1

DEL

IL CAN

EOT

R LF SMM VT FF CR SO SI

EM CC SM . IF S IG S IR S IU S ENQ ACK BE L SUB DC4 NAK < ( + ! $ * ) ; | ' % _ > ?

\ : # @ = "

Caracteres de Comando
NUL SOH S TX E TX N ull S ta rt of H e a d in g S ta rt of Te x t E nd of Te x t PF HT LC D EL P unch O ff H orizon ta l Ta b Low er Ca se D elete

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CA P TU LO 1 - SIS TEM A S D E N U M ER A CI N RLF SM M VT FF CR SO SI D LE D C1 D C2 D C3 R ES NL BS IL CA N EM CC IFS IG S IR S IU S Reverse Line Feed S ta rt of M a nu al M essa g e Vertica l Tab ula tion Form Feed Ca rriag e Retu rn S h ift O u t Shift In D a ta Lin k Esca p e D evice Control 1 D evice Control 2 D evice Control 3 R estore N e w Lin e B a cksca p e Id le Can cel E nd of M e d iu m Cu rsor Control Intercha ng e File Se p a ra tor Intercha ng e G roup Sep a ra tor Intercha ng e R ecord Sep a ra tor Intercha ng e U nit Sep a ra tor DS SO S FS B YP LF D ig it Se lect Sta rt of Sig nificance Field Sep a ra tor B yp a ss Line Feed End of

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Asignacin de Cdigos EBCDIC Parte II


HEX B lo ck /E n d of BITS MSD b7 b6 b5 LS D 9 0 1 2 3 4 5 6 7 8 9 A B C D E F b3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 b2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 b1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
b4 b0

8 1 0 0 0

9 1 0 0 1

A 1 0 1 0

B 1 0 1 1

C 1 1 0 0 {

D 1 1 0 1 } J K L M N O P Q R

E 1 1 1 0 \

F 1 1 1 1 0 1

E O B /E T B

Tra nsm ission B lock P R E/ES C P refix /Esca p e SM EN Q ACK B EL SYN PN RS UC EO T D C4 NAK SU B SP S et M od e Enq uiry A ckm ow led g e B ell Synchronous Idle P e n ch O n R ea d er Stop U p p er Ca se En d of Tra nsm ission D evice Control 4 N eg a tive A ckn ow led g e Sub stitute Sp a ce

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 a b c d e f g h i j k l m n o p q r ~ s t u v w x y z

A B C D E F G H I

S T U V W X Y Z

2 3 4 5 6 7 8 9

Ej. Cdigo de la letra

bits 7654 3210 N = 1101 0101 = D5H

Ejemplo.- Encuentre el cdigo EBCDIC [HEX] del siguiente texto: Politcnica Nacional.
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Asignacin de Cdigos ASCII


P D7 o 96 l 93 i 89 t A3 e 85 c 83 n 95 i 89 c 83 a 81 40 HEX MSD 6 b7 BITS b6 b5 0 0 0 0 0 N UL SOH S TX E TX EOT ENQ ACK BEL BS HT LF VT FF CR SO SI 1 0 0 0 1 D LE DC1 DC2 DC3 DC4 NAK SYN ETB CAN EM SUB ESC FS GS RS US 2 0 0 1 0 SP ! " # $ % & ' ( ) * + , . / 3 0 0 1 1 0 1 2 3 4 5 6 7 8 9 : ; < = > ? 4 0 1 0 0 @ A B C D E F G H I J K L M N O 5 0 1 0 1 P Q R S T U V W X Y Z [ \ ] ^ _ 6 0 1 1 0 ` a b c d e f g h i j k l m n o 7 0 1 1 1 p q r s t u v w x y z { | } ~ DEL

N D5

a 81

c 83

i 89

o 96

n 95

a 81

l 93

. 4B

Otro cdigo alfanumrico de 7-bits, muy utilizado por la mayora de fabricantes de computadoras, es el ASCII [American Standard Code for Information Interchange], cuya tabla se muestra a continuacin.

LS D 9 0 1 2 3 4 5 6 7 8 9 A B C D E F

b3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

b2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

b1
b0

b4

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

Caracteres de Comando
NUL SOH S TX E TX EO T N ull, or all zeros S ta rt of H e a d in g S ta rt of Te x t E nd of Te x t En d of Tra nsm ission EN Q ACK B EL BS HT Enq uiry A ckn ow led g e B ell (aud ible or a ttention sig na l) B a cksp a ce H orizontal Tab ulation (pu nched

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CA P TU LO 1 - SIS TEM A S D E N U M ER A CI N ca rd skip ) LF VT FF CR SO SI D LE D C1 D C2 D C3 DC4 NAK Line Feed Vertica l Tab ula tion Form Feed Ca rriag e Retu rn S h ift O u t Shift In D a ta Lin k Esca p e D evice Control 1 D evice Control 2 D evice Control 3 D e vice Con trol 4 (stop ) N eg a tive A ckn ow led g e SYN ET B CA N EM SU B ES C FS GS RS US D EL SP Synchronic Id le

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En d of Tra nsm ission B lock Can cel E nd of M e d iu m Sub stitute Esca p e File Se p a ra tor G roup Sep a ra tor R ecord Sep a ra tor U nited Sep a ra tor D elete Sp a ce

Ejemplo.-

Encuentre el cdigo ASCII [HEX] del siguiente texto: Politcnica Nacional.


P 50 o 6F l 6C i 69 t 74 e 65 c 63 n 6 i 69 c 63 a 61 20

N 4

a 61

c 63

i 69

o 6F

n 6

a 61

l 6C

. 2

D :\ - \S D _Cp a s\S D -Ca p 1Col.w p d R evisin : Sep tiem b re - 2 00 8

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lgebra de Boole
El lgebra de Boole utiliza variables que tienen solo dos valores posibles, esto lo sintetiz Shannon usando ideas que inicialmente las expres el matemtico ingls: George Boole1. A diferencia de las variables del lgebra comn [que pueden tomar un nmero infinito de valores en un rango determinado], una variable booleana, por ejemplo A, puede tomar solamente 2 valores, que generalmente se los relaciona con VERDADERO y FALSO . Sin embargo, se les puede asignar otros valores, tal como: caliente/fro, macho/hembra, alto/bajo, etc. Para representar los 2 posibles valores de las variable booleanas se utilizan los smbolos 0 y 1. Generalmente A = 1 significa que A es VERDADERO en un sentido booleano, mientras que A = 0 indica que A es FALSO . Entonces una variable booleana puede estar relacionada a algn tem de informacin, por ejemplo, A = 1, significa que un interruptor asociado con A est abierto y A = 0 significa que el mismo interruptor est cerrado. Otra variable, B, puede relacionarse a la temperatura de una habitacin, siendo VERDADERA cuando la temperatura exceda los 21C y FALSA en otro caso o viceversa.

Las variables booleanas no toman valores cuantitativos, pero pueden usarse para representar informacin cuantitativa.

Por ejemplo, se pueden usar 4-variables booleanas para representar un nmero binario de 4-dgitos. Cada variable puede estar relacionada a uno de los coeficientes del nmero binario, indicando que el coeficiente tiene un valor de 1 cuando la variable es VERDA DERA y un valor 0 cuando es FALSA [o el inverso de esto]. De esta manera las 16 posibles combinaciones pueden estar relacionadas a las cantidades 0-1510, que puede tomar el nmero binario. Conociendo los valores VERDADERO /FALSO de cada una de las variables, posibilitar el clculo de la cantidad que ella representa. Para trabajar con variables booleanas, se utilizan operadores similares a los del lgebra comn. A estos operadores booleanos comnmente se los conoce como conectivos lgicos.

Proposiciones y Conectivos Lgicos


Proposicin Premisa Conectivo
Planteamiento de un teorema o de un problema que se debe demostrar o resolver. Supuesto material, no necesariamente vlido lgicamente, a partir del que se infiere una conclusin. Son los operadores [o compuertas] del lgebra de Boole, similares a los del lgebra comn, y representan a los circuitos digitales ms fundamentales. En este captulo se describe su operacin mediante el uso del lgebra de Boole. Se estudia cmo pueden combinarse entre s varias compuertas para implementar circuitos lgicos ms complejos.

1.- George Boole, matemtico ingls del siglo XIX, invent el lgebra binaria o lgica que lleva su nombre: lgebra booleana.

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Variable Booleana

Las variables booleanas slo pueden tomar dos valores lgicos: 0 o 1. En un circuito lgico, una variable booleana puede representar ausencia o presencia de voltaje. En una proposicin lgica, la variable booleana puede ser falsa o verdadera. En general slo tienen dos opciones posibles.

posiciones: A y B. A = Somos estudiantes de la EPN B = Asistimos a la clase de Sistemas Digitales Con la ayuda de la siguiente tabla, se puede determinar cuando la proposicin Y es verdadera o falsa.
B FA L S O FA L S O V ER D A D E R O V ER D A D E R O A FA L S O V ER D A D E R O FA L S O V ER D A D E R O Y FA L S O FA L S O FA L S O V ER D A D E R O B F F V V A F V F V Y F F F V

A continuacin se dan algunos ejemplos de variables booleanas.


0L FA L S O B A JO A B IER TO A R R IB A APAGADO FRO N O CH E D ESCO N ECTA D O S IN V O LTA J E N EG A TIVO NO 1L V ER D A D E R O A LTO CER R A D O ABAJO EN CEN D ID O CA LIENTE D A CO N ECTA D O C O N V O LTA J E P O SITIVO SI

TA B LA D E VER D A D D EL CO N ECTIVO A N D D E 2-EN TR A D A S

Conectivo AND [Conjuncin Y].- Sirve para unir dos


o ms proposiciones que pueden ser verdaderas o falsas, por ejemplo, sea la proposicin compuesta: Y = Somos estudiantes de la EPN y asistimos a la clase de Sistemas Digitales Para analizar cundo la proposicin Y es verdadera o cundo es falsa, se la divide en dos subproCarlos Novillo Montero Can

En la tabla anterior, si no somos estudiantes de la EPN, entonces la proposicin A es FALSA y si no asistimos a la clase de Sistemas Digitales, la proposicin B tambin es FALSA , por tanto Y es FALSA . De igual manera, si somos estudiantes de la EPN, A es VERDADERA , si no asistimos a la clase de Sistemas Digitales, B es FALSA , entonces Y es FALSA . Si no somos estudiantes de la EPN, A es FALSA , si asistimos a la clase de Sistemas Digitales, B en VERDADERA , pero Y sigue siendo FALSA . Finalmente si somos estudiantes de la EPN, A es VERDADERA ; si asistimos a la clase de Sistemas Digitales, B es VERDADERA , por tanto Y es VERDADERA . El conectivo AND implica que una proposicin es Carlos Novillo Montero Can

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CA P TU LO 1 - LG E B R A D E B O O LE B 0L 0L 1L 1L A 0L 1L 0L 1L Y 0L 0L 0L 1L

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cuando todas las subproposiciones que la conforman son VERDADERAS . La conjuncin es la proposicin de que A y B son ciertos. A los conectivos lgicos se los puede implementar fsicamente de diferentes maneras, entre otras con interruptores y recibe el nombre de compuerta AND, cuyo circuito se muestra en la fig. 1.5 (a) y los smbolos lgicos utilizados en las representaciones esquemticas en la fig. 1.5 (b). La fig. 1.5 c) muestra el smbolo IEEE del CI-7400, junto con la tabla de verdad. Si a una respuesta FALSA se le asigna el valor lgico 0 [0L] y a una respuesta VERDADERA se le asigna el valor lgico 1 [1L], la tabla anterior puede escribirse como se muestra en la siguiente tabla, que es la forma ms comn de presentar una tabla de verdad. Cuando se hace as, esta tabla puede relacionarse con un producto lgico [no producto aritmtico] y la proposicin Y puede expresarse as
VERDADERA

TA B LA D E VER D A D D EL CO N ECTIVO A N D P A RA 2-EN TR A D A S

En el circuito de la fig. 1.5 (a), un interruptor abierto significa 0L y un interruptor cerrado, 1L, un LED apagado = 0L y un LED encendido = 1L.

FIG U R A

1 .6

a)

b)

FIG UR A

1.5

a)

b)

c)

La fig. 1.6 a) muestra la distribucin de pines del CI-7408 que tiene 4 compuertas AND de 2-entradas. Carlos Novillo Montero Can Carlos Novillo Montero Can

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La fig. 1.6 b) muestra la circuitera de una compuerta AND con tecnologa TTL, con salida Totem-Pole. Los diodos de las entradas sirven para proteger a la compuerta de voltajes negativos y reciben el nombre ingls de diodos clamp.

Conectivo OR [Disyuncin O].- Sirve para separar


dos o ms proposiciones que pueden ser FALSAS . Sea la proposicin compuesta:
VERDADERAS

Y = Jaime, sabe jugar ftbol o bsquet? Para saber cundo cundo es FALSA, se la A y B. A = Jaime B = Jaime la proposicin Y es VERDADERA o divide en dos subproposiciones: sabe jugar ftbol sabe jugar bsquet

es VERDADERA , pero no sabe jugar bsquet, B es FALSA , entonces Y es VERDADERA . Si Jaime no sabe jugar ftbol, A es FALSA , pero si sabe jugar bsquet, B en VERDADERA , entonces Y es VERDADERA. Finalmente si Jaime sabe jugar ftbol, A es VERDADERA , y sabe jugar bsquet, B es VERDADERA , por tanto Y es VERDADERA . Si a una respuesta FALSA se le asigna el valor lgico 0 [0L] y a una respuesta VERDADERA se le asigna el valor lgico 1 [1L], la tabla anterior puede escribirse como se muestra en la siguiente tabla. Cuando se hace as, esta tabla puede relacionarse con una suma lgica [no suma aritmtica] y la proposicin Y puede expresarse as
B 0L 0L A 0L 1L 0L 1L Y 0L 1L 1L 1L

La siguiente tabla permite analizar en qu condiciones la proposicin Y es verdadera o falsa.


B FA L S O FA L S O V ER D A D E R O V ER D A D E R O A FA L S O V ER D A D E R O FA L S O V ER D A D E R O Y FA L S O V ER D A D E R O V ER D A D E R O V ER D A D E R O B F F V V A F V F V Y F V V V

1L 1L

TA B LA D E V ER D A D D E L C O N E C TIV O O R P A R A 2 -E N TR A D A S .

TA B LA D E VER D A D D EL CO N ECTIVO O R D E 2-EN TR A D A S

En la tabla anterior, si Jaime no sabe jugar ftbol, entonces la proposicin A es FALSA y si no sabe jugar bsquet, la proposicin B tambin es FALSA, por tanto Y es FALSA . Si Jaime sabe jugar ftbol, A Carlos Novillo Montero Can

FIG U R A 1 .7

a)

b)

c)

Carlos Novillo Montero

Can

CA P TU LO 1 - LG E B R A D E B O O LE

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CA P TU LO 1 - LG E B R A D E B O O LE

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lgico del argumento de entrada; tambin se lo conoce como Inversor o Complemento.


A F V Y V F A OL 1L Y 1L OL

TA B LA D E VER D A D D EL O P ER A D O R N O T

La funcin lgica del inversor se la representa mediante la siguiente ecuacin booleana.

La fig. 1.8 a) muestra la distribucin de pines del CI-7432 que tiene 4 compuertas OR de 2-entradas. La fig. 1.8 b) muestra la circuitera de una compuerta OR con tecnologa TTL con salida Totem-Pole.

Operador NOT [Inverter o Inversor].- Se lo define para


un solo argumento; el operador NOT invierte el valor Carlos Novillo Montero Can

El circuito del inversor con interruptor y con transistor se muestra en la fig. 1.9 a); los smbolos Carlos Novillo Montero Can

CA P TU LO 1 - LG E B R A D E B O O LE

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CA P TU LO 1 - LG E B R A D E B O O LE B 0L 0L 1L 1L A 0L 1L 0L 1L Y 1L 1L 1L 0L

- 68 -

lgicos en la fig. 1.9 b) y el smbolo IEEE en la fig. 1.9 c). La fig. 1.10 a) muestra la distribucin de pines del CI-7404 que tiene 6 compuertas NOT. La fig. 1.10 b) muestra la circuitera de una compuerta NOT con tecnologa TTL con salida Totem-Pole.

TA B LA D E VER D A D D EL CO N ECTIVO N A ND P A R A 2-EN TR A D A S

FIG UR A

a) 1.10

b) CO M P UERTA N O T TTL [TO TEM -P O LE]

FIG U R A

A .1 2

a)

b)

c)

Compuerta NAND [Conectivo NAND].- Es un dispositivo


compuesto por un conectivo NOT conectado a la salida de un compuerta AND, como se muestra en la fig. 1.11 a); las figs. 1.11 b) y c) corresponden a los smbolos lgicos.

FIG U R A

1.1 1

a)

b)

c)

La fig. 1.12 a) muestra la distribucin de pines del CI-7400 que tiene 4 compuertas NAND de 2-entradas. La fig. 1.12 b) muestra la circuitera de una compuerta NAND con tecnologa TTL con salida TotemPole. Se observa que la estructura circuital es idntica al de la compuerta NOT, la nica diferencia es que el transistor de entrada tiene un solo emisor en la compuerta NOT y varios emisores en las compuertas NAND [en este caso dos]. La fig. 1.13 a) muestra la distribucin de pines del CI-7401 que tiene 4 compuertas NAND de 2-entradas. Carlos Novillo Montero Can

Carlos Novillo Montero

Can

CA P TU LO 1 - LG E B R A D E B O O LE

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CA P TU LO 1 - LG E B R A D E B O O LE

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La fig. 1.13 b) muestra la circuitera de una compuerta NAND de tecnologa TTL con salida en Colector Abierto [O. C. = Open Collector].

FIG UR A

a) 1.1 3

b) c) 4 -CO M P U ER TA N A N D D E 2-EN TR A D A S SA LID A CO LECTO R A B IERTO

La fig.1.13 c) muestra el smbolo lgico IEEE del CI-7401, observe el rombo subrayado a la salida de la compuerta, que indica que se trata de salidas en colector abierto.

Compuerta

Se obtiene conectando una compuerta NOT a la salida de una compuerta OR, como se indica en la fig. 1.14 a); las figs. 1.14 b) y c) muestran los smbolos lgicos de la compuerta NOR, la fig. 1.14 d) corresponde al smbolo IEEE.

NOR

[ Conectivo NOR] .-

La fig. 1.15 a) muestra la distribucin de pines del CI-7402 que tiene 4 compuertas NOR de 2-entradas. La fig. 1.15 b) muestra la circuitera de una compuerta NOR con tecnologa TTL con salida TotemCarlos Novillo Montero Can

Carlos Novillo Montero

Can

CA P TU LO 1 - LG E B R A D E B O O LE

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CA P TU LO 1 - LG E B R A D E B O O LE

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Pole.

Conjuntos Universales o Completos .- El conjunto de


compuertas AND-OR-NOT [A-O-N] constituye un conjunto universal o funcionalmente completo, porque usando exclusivamente estas 3-compuertas se puede implementar cualquier circuito lgico, desde el ms simple hasta el ms complejo. Por ejemplo, el computador digital ms grande est constituido por millones de compuertas A-O-N combinadas de alguna manera. Como un ejemplo de ello se va a implementar la funcin OR-Exclusiva [XOR] usando compuertas A-O-N. Un ejemplo de proposicin XOR sera: En este momento, Jaime se encuentra jugando ftbol o est esquiando, Es obvio que Jaime no puede realizar los dos deportes al mismo tiempo. La siguiente tabla de verdad muestra la definicin de la funcin XOR.

fig. 1.16 a). La fig. 1.16 b) corresponde a los smbolos de la compuerta XOR y la fig. 1.16 c) corresponde al smbolo IEEE.
B OL OL 1L 1L A OL 1L OL 1L Y OL 1L 1L OL

FIG U R A

1 .1 7

a)

b)

FIG U R A

1.1 6

a)

b)

c)

El circuito de la compuerta XOR requiere interruptores de doble posicin, y se muestra en la Carlos Novillo Montero Can

La fig. 1.17 a) muestra la implementacin de la compuerta XOR utilizando el conjunto de compuertas A-O-N, mientras que la fig. 1.17 b) muestra la distribucin de pines del CI-7486/386 que corresponde a 4 compuertas XOR; los inversores sirven para generar y ; la compuerta 2 genera el trmino ; la compuerta 3 genera el trmino , finalmente la compuerta 1 genera la funcin , que es la funcin XOR.

Carlos Novillo Montero

Can

CA P TU LO 1 - LG E B R A D E B O O LE

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CA P TU LO 1 - LG E B R A D E B O O LE

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Resumen de Compuertas Lgicas Bsicas


CI Y FU N CI N SM B O LO -1 [TR A D ICIO N A L] SM B O LO -2 [IEEE - A N SI] TA B LA D E VER D A D

Postulados y Teoremas del lgebra de Boole.- En el lgebra de Boole existen varios postulados, identidades y teoremas bsicos. Postulado.- Principio cuya admisin es necesaria para establecer una demostracin. Verdad evidente que no necesita demostrarse. Identidad.- Igualdad cuyos dos miembros son idnticos. Teorema.- Enunciado de una proposicin o de una propiedad que se demuestra por un razonamiento lgico a partir de hechos dados o de hiptesis, includos en este enunciado. Proposicin cientfica que se puede demostrar. Postulados [de Huntington]
0 0 1 x x x x 0 1 0 1 = = = = = 0 0 0 1 0 1 1 0 0 + + + + 0 0 1 1 = = = = = S U M A L G IC A 1 1 1 0 1 Com p lem ento

AND 7 4 08

0R 7 4 32

NOT 7 4 04

NAND 7 4 00

NOR 7 4 02

P R O D U C TO L G IC O

XO R 7 4 86

Principio de Dualidad .- Si se observa los postulados y las relaciones algebraicas anteriores, se ve que hay dos formas para cada uno de ellos. Esto parece implicar que debera comprobarse ambas relaciones.

Carlos Novillo Montero

Can

Carlos Novillo Montero

Can

CA P TU LO 1 - LG E B R A D E B O O LE 2

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CA P TU LO 1 - LG E B R A D E B O O LE

- 76 -

Sin embargo, el principio de dualidad simplifica el esfuerzo. Este principio establece que cada teorema tiene un dual que se puede obtener:
a ) IN T ER C A M B IA N D O LO S O P E R A D O R E S A N D Y O R D E LA S E X P R E SIO N E S . b ) IN T ER C A M B IA N D O LO S ELE M E N TO S 0 Y 1 D E LA S E X P R E SIO N E S . c) LA FO R M A D E LA S VA RIA B LES [SI LA S H UB IER A ] N O C A M B IA .

Proposiciones Elementales.- Las proposiciones bsicas o elementales del lgebra de Boole se establecen a partir de las tablas de verdad de los conectivos AND y OR, como se indica en la siguiente tabla.
a.a= a a + a = a Idempotencia [Tautologa] Complementos a . 1 = a a . 0 = 0 a + 0 = a a + 1 = 1 Identidades Elementos nulos Involucin

0 1

. 1 = 0 + 0 = 1

a a

. 1 = a + 0 = a variables, estas

En el caso de que existan permanecen sin cambios. ADVERTENCIA.- Si

Leyes Fundamentales
Ley CONMUTATIVA

es el dual de la funcin

esto no implica que las dos expresiones sean iguales. La verdad de esta advertencia se verifica fcilmente examinando las funciones en los ejemplos dados arriba. Este principio permite demostrar dos teoremas con el esfuerzo de una sola prueba. Si se puede probar, con una serie de pasos lgicos, que un teorema dado es verdadero, entonces, inmediatamente se sabe que el dual del teorema original tambin es verdadero, puesto que el dual de los pasos lgicos que prueban el teorema original, prueban el teorema dual.
2.- Taylor L. Booth.- Digital Network and Computer Systems.- Wiley International Edition.- 1978.

Ley ASOCIATIVA

Ley DISTRIBUTIVA

Carlos Novillo Montero

Can

Carlos Novillo Montero

Can

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CA P TU LO 1 - LG E B R A D E B O O LE

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Teoremas
Teorema de ABSORCIN (COBERTURA)

Teorema de CONSENSO

Teorema de REDUNDANCIA

Teorema de COMBINACIN

Demostracin Tabular
Y O O 1 1 X O 1 O 1 1 O 1 O O O 1 O O 1 1 1 X + Y O 1 1 1

Teorema de DeMORGAN

Teorema de Expansin de SHANNON

La tabla anterior es una forma vlida de realizar la demostracin de una igualdad [identidad] booleana. Recibe el nombre de demostracin por induccin completa, porque se analizan todas las posibles combinaciones de las variables de entrada. En este caso se observa que las dos columnas de la derecha son iguales, lo que implica que los dos lados de la identidad booleana son iguales.

Ejemplo.- Aplicacin del teorema de expansin de Shannon. Expandir la funcin simplificada: F<A,B,C> = . En primera instancia se expandir la

variable B que falta en el segundo trmino y despus se completar la variable C que falta en el primer trmino.

Carlos Novillo Montero

Can

Carlos Novillo Montero

Can

CA P TU LO 1 - LG E B R A D E B O O LE

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CA P TU LO 1 - LG E B R A D E B O O LE

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Simplificacin de Funciones Booleanas Utilizando los Teoremas del lgebra de Boole.- La ecuacin booleana
de una funcin lgica se la puede obtener de su tabla de verdad; en general ser posible simplificar esa ecuacin para obtener la funcin ms simple posible, la funcin booleana simplificada es la que se implementar con las compuertas lgicas. La importancia de la simplificacin se debe a que al reducir el nmero de compuertas se disminuye el nmero de conexiones, el tamao fsico del circuito, la potencia disipada por el mismo, el costo total e, inclusive, el nmero de errores que pueden introducirse cuando se implementa el circuito. El circuito que se implementar es el que tenga el menor nmero de compuertas y el menor nmero de conexiones. Una forma de simplificar una ecuacin booleana es mediante el uso de los postulados y teoremas del lgebra de Boole que se acaba de estudiar. Esto se ilustra con los siguientes ejemplos. Ejemplo 1.- Utilizando compuertas A-O-N, implementar la siguiente funcin booleana. Despus simplificar la funcin, implementarla con compuertas A-O-N. Comparar los dos circuitos.

FIG URA 1.19 C I R C U I T O SIM P LIFICA D O

FIG U R A 1 .1 8 SIM P LIFICA D O

CIR CU ITO

NO

IDENTIDAD COMPLEMENTOS DISTRIBUTIVA IDEMPOTENCIA DISTRIBUTIVA COMPLEMENTOS IDENTIDAD El circuito no simplificado, correspondiente a la ecuacin original se muestra en la fig. 1.18 y la funcin simplificada se indica en el circuito de la fig. 1.19; se observa que este ltimo es mucho ms sencillo que el circuito sin simplificar. De modo que el circuito de la fig. 1.19 es el que debe utilizarse en la prctica. Carlos Novillo Montero Can

Carlos Novillo Montero

Can

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CA P TU LO 1 - LG E B R A D E B O O LE

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Ejemplo 2.- Utilizando compuertas A-O-N, implementar la siguiente funcin booleana. Despus simplificar la funcin e implementarla con compuertas A-O-N. Comparar los dos circuitos.

El circuito no simplificado, correspondiente a la ecuacin original se muestra en la fig. 1.20 y la funcin simplificada se indica en la fig. 1.21. Se observa que el segundo circuito es mucho ms sencillo que el circuito sin simplificar, ambos cumplen la misma funcin, sin embargo, el ingeniero necesariamente debe optar por el segundo [ms simplificado]. Problemas.- Simplificar las siguientes funciones booleanas.

FIG U RA

1.2 0

CIR CU ITO N O SIM P LIFICA D O

La funcin simplificada es

Demostrar que

FIG URA 1.21 SIM P LIFICA D O

CIRCUITO

Ejemplo.- Determinar la ecuacin booleana del circuito de la fig. 1.22.

Carlos Novillo Montero

Can

Carlos Novillo Montero

Can

CA P TU LO 1 - LG E B R A D E B O O LE

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CA P TU LO 1 - LG E B R A D E B O O LE

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FIG U R A

1 .2 2

FIG U R A

1 .2 3

En el circuito de la fig 1.22, el inversor [compuerta 4] genera ; la compuerta AND [2], genera el trmino ; la compuerta XOR [3], el trmino ; finalmente, la compuerta OR [1], genera la funcin: , que es la respuesta.

La

salida

del

circuito

de

la

fig.

1.23

es

. En la fig. 1.23, un circuito XOR con compuertas NAND, se ve que el nmero de conectivos que se ha requerido para implementar la compuerta XOR, utilizando compuertas NAND, es el mismo que el que se us con compuertas A-O-N. El circuito de la fig. 1.24, con solo 4-compuertas NAND de 2-entradas, tambin corresponde a una compuerta XOR, es decir, .

Universalidad de las Compuertas NAND y NOR .- De


la misma manera en que las compuertas A-O-N, constituyen un conjunto completo, la compuerta NAND, por si sola, constituye un conjunto completo, es decir utilizando exclusivamente compuertas NAND se puede implementar cualquier red lgica, por compleja que sea. Lo mismo podemos decir de la compuerta NOR. Ejemplo.- Utilizando solamente compuertas NAND, implementar la compuerta XOR, cuya funcin est definida como

FIG U R A

1 .2 4

[Involucin] [DeMorgan] Carlos Novillo Montero Can

Ejemplo.- Utilizando solamente compuertas NOR, implementar la compuerta XOR, cuya funcin est definida como Carlos Novillo Montero Can

CA P TU LO 1 - LG E B R A D E B O O LE

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CA P TU LO 1 - LG E B R A D E B O O LE

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[Involucin] [DeMorgan] En la NOR que XOR, es A-O-N o fig. 1.25 se ve que el nmero de compuertas se requieren para implementar la compuerta el mismo que el que se us con compuertas con compuertas NAND [fig. 1.23].

variable B, y que dara el trmino ACD, al agrupar los trminos 2 y 5, tambin se elimina la variable B, el trmino que queda es , al agrupar los trminos 1 y 4, se elimina la variable A, el trmino que queda es BCD, as mismo, al agrupar los trminos 5 y 6, se elimina la variable D y el trmino que queda es . Por tanto la funcin en una primera simplificacin quedara como

En la ecuacin anterior pueden agruparse los trmino 1 y 2, porque solo cambia la variable C, que es la que se eliminar. Finamente la funcin simplificada quedara como

FIG U R A

1 .2 5

Ejemplo.- Simplificar la funcin que se indica a continuacin, implementar la funcin simplificada con compuertas A-O-N y con compuertas NAND.

Que puede implementarse con compuertas A-O-N. Para hacerlo con compuertas NAND, puede utilizarse la misma metodologa que se utiliz para implementar la funcin XOR con compuertas NAND y NOR, que fueron Involucin y el teorema de DeMorgan. De modo que la funcin booleana para la implementacin con compuertas NAND queda como

Si se agrupan los trminos 1 y 3 se elimina la Carlos Novillo Montero Can

La fig. 1.26 , muestra el circuito implementado Carlos Novillo Montero Can

CA P TU LO 1 - LG E B R A D E B O O LE

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CA P TU LO 1 - LG E B R A D E B O O LE

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con A-O-N y con NAND. Las compuertas 5 y 6 [NOT], tambin pueden implementarse con NAND. Ejemplo.- Simplificar la funcin que se indica a continuacin, implementar la funcin simplificada con compuertas A-O-N y con compuertas NOR.

que queda es , puede observarse que el trmino 2 no puede agruparse con ninguno y por tanto no se puede simplificar. La funcin simplificada quedara como

FIG U R A

1 .2 6

FIG U R A

1 .2 7

Si se agrupan los trminos 1 y 3 se elimina la variable X, lo que genera el trmino , al agrupar los trminos 3 y 4, se elimina la variable y, el trmino que queda es [X + Z], y al agrupar los trminos 3 y 5, se elimina la variable Z, el trmino Carlos Novillo Montero Can

Que puede implementarse con compuertas A-O-N. Para hacerlo con compuertas NOR, puede utilizarse la misma metodologa que se utiliz para implementar la funcin XOR con compuertas NAND y NOR, que fueron Involucin y el teorema de DeMorgan. De modo que la funcin Carlos Novillo Montero Can

CA P TU LO 1 - LG E B R A D E B O O LE

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CA P TU LO 1 - LG E B R A D E B O O LE

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booleana para la implementacin con compuertas NOR quedara como

La fig. 1.27 muestra el circuito implementado con A-O-N y con NOR. Las compuertas 6, 7 y 8 [NOT], tambin pueden implementarse con NOR. Representacin de las variables booleanas.- Para representar una variable booleana [en el Laboratorio], por ejemplo la variable A, se puede utilizar un interruptor y una resistencia y un voltaje de 5VDC.
FIG U R A 1 .2 9

Para poder observar el valor que toma una variable de salida, por ejemplo la variable Y, se puede utilizar el circuito de la fig. 1.30, que usa un LED y un transistor NPN, que funciona como amplificador Emisor-Comn que trabaja en corte y saturacin.

FIG U R A

1 .2 8

La fig. 1.28, muestra el circuito, de manera que cuando el interruptor est abierto la variable A toma el valor 1L y cuando est cerrado la variable A toma el valor 0L. Cuando se tiene un grupo de variables booleanas, se puede usar el circuito que se muestra en la fig. 1.29 En este caso se utiliza un DIP-Switch de 8 interruptores, con lo que pueden tener hasta 8 posibles variables [A, B, C, D, E, F, G y H]. Carlos Novillo Montero Can

FIG U R A

1 .3 0

Cuando la seal Y [salida de una compuerta AND, por ejemplo] toma el valor 0L el transistor est en Carlos Novillo Montero Can

CA P TU LO 1 - LG E B R A D E B O O LE

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CA P TU LO 1 - LG E B R A D E B O O LE

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corte y el LED no se enciende, cuando la seal Y = 1L, el transistor se satura aproximadamente a 10mA [VCC = 5V] y el LED se enciende. Formas Estndar de las Funciones Booleanas .- Se ha visto que es posible describir una funcin booleana mediante una tabla de verdad que muestra los valores de la funcin para todas las posibles combinaciones de 0s y 1s de sus argumentos o variables de entrada. De la misma manera, se ha visto que otra forma de presentar el comportamiento de una funcin es mediante una ecuacin booleana. En esta seccin se estudiar cmo obtener una ecuacin booleana que est descrita por una tabla de verdad. Representacin de una Funcin Booleana Utilizando los 1s de la Tabla de Verdad [Minterms].- Para esto se utilizar el siguiente ejemplo: Disear un circuito lgico que tiene de 3-variables de entrada [C, B y A] y una variable de salida [Y], de tal manera que cuando en las entradas haya un nmero impar de 1s, la salida [Y] tome el valor 1L, en cualquier otro caso la salida debe ser 0L. Este circuito recibe el nombre de detector/generador de paridad. Solucin.- La siguiente tabla de verdad muestra el comportamiento del circuito lgico pedido. Para resolver este problema se han utilizado 4-variables auxiliares: Y1, Y2, Y3 y Y4, una por cada 1L que tiene Carlos Novillo Montero Can

la variable de salida Y. Cada variable auxiliar genera un producto lgico de las variables de entrada [por ejemplo, Y4 = CBA], adems tiene un mnimo de 1s y un mximo de 0s. Por esta razn, a los trminos generados por cada una de las variables auxiliares [1s, en la tabla de verdad], se lo denomina trmino mnimo (minterm).
C O O O O 1 1 1 1 B O O 1 1 O O 1 1 A O 1 O 1 O 1 O 1 Y O 1 1 O 1 O O 1 Y4 O O O O O O O 1 Y3 O O O O 1 O O O Y2 O O 1 O O O O O Y1 O 1 O O O O O O CBA = m 7 m interm s

Puede observarse que en cada uno de los trminos generados, estn presentes las 3-variables de entrada, en su forma normal o en su forma complementada. Ahora bien, la variable de salida Y, corresponde a la suma lgica de las 4-variables auxiliares, es decir

Carlos Novillo Montero

Can

CA P TU LO 1 - LG E B R A D E B O O LE

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CA P TU LO 1 - LG E B R A D E B O O LE

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A este tipo de ecuacin booleana, en la que en cada trmino estn presentes todas las variables de entrada, en su forma normal o en su forma complementada, se la denomina forma estndar o forma cannica. En este caso
FO RM A CA N N ICA D ISYUN TIVA S U M A D E T R M IN O S M N IM O S [M IN T ER M S ] SU M A EX P A N D ID A D E P R O D U CTO S D E SC O M P O S IC I N E N M IN T ER M S

complemento]. En la mayora de ocasiones se puede simplificar una funcin cannica booleana. En el ejemplo propuesto, es posible hacer esto, en cuyo caso la ecuacin simplificada es la que se indica a continuacin. Y = ArBrC El circuito lgico se indica en la fig. 1.31.

A los minterms, se los representa con una m [minscula] y un subndice que corresponde al equivalente decimal del nmero binario del que proviene; por ejemplo, m1112 / m710. De modo que, en el ejemplo anterior, la correspondiente ecuacin tambin se expresa de las siguientes maneras
FIG U R A 1.3 1

En general, una funcin de N-variables de entrada puede tener hasta 2N minterms. Para el caso de 3variables de entrada, los correspondientes minterms seran: m0, m1, m2, m3, m4, m5, m6 y m7. Cada minterm se genera de la siguiente manera: si la variable de entrada tiene el valor 0L, la variable aparece complementada; si la variable de entrada tiene el valor 1L la variable aparece en su forma normal [sin Carlos Novillo Montero Can

En algunos casos es posible generalizar el diseo de un circuito lgico. De la ecuacin anterior se ve que para implementar un detector/generador de paridad impar de mayor nmero de variables de entrada puede generalizarse. Por ejemplo para 4-variables de entrada [D, C, B, A], la funcin de salida ser

que requiere 3 compuertas XOR como se muestra en la Carlos Novillo Montero Can

CA P TU LO 1 - LG E B R A D E B O O LE

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CA P TU LO 1 - LG E B R A D E B O O LE 1 1 1 0 1 1 1 0 1 0 0 1

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fig. 1.32.

FIG U R A

1 .3 2

Representacin de una Funcin Booleana Utilizando los 0s de la Tabla de Verdad [Maxterms].- La funcin booleana de un circuito lgico puede escribirse utilizando los 0s de la tabla, en vez de los 1s como se hizo anteriormente. En este caso, en lugar de tener sumas de productos se tienen productos de sumas y cada 0 genera un factor en la ecuacin correspondiente. Ejemplo.- Disear un circuito digital que dispone de 3-entradas [C, B y A] y una salida [Y]. La salida debe ser 1 cuando en las entradas haya un nmero impar de 1s [detector/chequeador de paridad].
C 0 0 0 0 1 B 0 0 1 1 0 A 0 1 0 1 0 Y 0 1 1 0 1 M a xterm s

A los trminos generados por cada uno de los 0s de la tabla de verdad, se los denomina trmino mximo (maxterm). Puede observarse que en cada uno de los trminos generados, estn presentes las 3-variables de entrada, en su forma normal [cuando la variable correspondiente vale 0L] o en su forma complementada [cuando la variable correspondiente vale 1L]. De manera que la ecuacin completa utilizando los 0s de la tabla de verdad quedara como se muestra en la siguiente ecuacin.

Esta ecuacin booleana, tambin es una forma estndar o forma cannica. En este caso
FO RM A CA N N ICA CO N JUN TIVA P R O D U C TO D E T R M IN O S M X IM O S [M A X T ER M S ] P RO D U CTO EX P A N D ID O D E SU M A S D ESCO M P O SICI N EN M A X TER M S

En general, una funcin de N-variables de entrada puede tener hasta 2N maxterms. Para el caso de 3variables de entrada, los correspondientes maxterms seran: M0, M1, M2, M3, M4, M5, M6 Y M7. Cada maxterm Can Carlos Novillo Montero Can

Carlos Novillo Montero

CA P TU LO 1 - LG E B R A D E B O O LE

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CA P TU LO 1 - LG E B R A D E B O O LE

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se genera de la siguiente manera: si la variable de entrada tiene el valor 0L, la variable aparece en su forma normal [sin complemento]; si la variable de entrada tiene el valor 1L la variable aparece complementada. A los maxterms, se los representa con una M [mayscula] y un subndice que corresponde al equivalente decimal del nmero binario del que proviene. Tambin puede expresarse de las siguientes maneras. Y<C,B,A> = MO.M3.M5.M6

La tabla de funcin para este convertidor de cdigo se muestra a continuacin. La forma cannica disyuntiva de las ecuaciones de las variables de salida se muestran a continuacin.

que puede escribirse como

Ejemplo.- Disear un circuito lgico que convierta un nmero expresado en cdigo binario natural de 3bits [B2B1B0] en el cdigo de Gray correspondiente [G2G1G0]. Obtener las ecuaciones de las variables de salida en las formas cannicas conjuntiva y disyuntiva.
BIN B2 0 0 0 0 1 1 1 1 B1 0 0 1 1 0 0 1 1 B0 0 1 0 1 0 1 0 1 G2 0 0 0 0 1 1 1 1 GRAY G1 0 0 1 1 1 1 0 0 G0 0 1 1 0 0 1 1 0

o tambin

cualquiera de estas opciones, representa una forma cannica disyuntiva. La forma cannica conjuntiva de las ecuaciones de las variables de salida son

Carlos Novillo Montero

Can

Carlos Novillo Montero

Can

CA P TU LO 1 - LG E B R A D E B O O LE

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CA P TU LO 1 - LG E B R A D E B O O LE

- 1 00 -

o tambin

Para simplificar estas funciones pueden utilizarse las leyes y teoremas del lgebra de Boole. En cuyo caso las funciones simplificadas, seran El circuito con compuertas XOR, se muestra en la fig. 1.33. En es caso, tambin es posible la generalizacin del diseo. Por ejemplo para implementar un circuito lgico que convierta un nmero en cdigo binario natural de 4-bits [B3B B2B1B0] en el cdigo de Gray correspondiente [G3G2G1G0]. Observando el grupo de ecuaciones que se obtuvieron antes, se deduce que

o, lo que es lo mismo

todas de estas opciones, representan una forma cannica conjuntiva.


FIG U R A 1 .3 4 CO D IFICA D O R D E B IN A -G RA Y D E 4-B ITS

el circuito se muestra en la fig. 1.34. Sugerencia.- Disear una red lgica combinacional que convierta un nmero en cdigo de Gray de 3-bits [G2G1G0] en el correspondiente cdigo binario natural Carlos Novillo Montero Can

FIG U R A 1.3 3 CO D IFICA D O R D E B IN A R IO N A TU R A L A C D IG O D E G RA Y D E 3-B ITS

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[B2B1B0]. Obtener las ecuaciones de las variables de salida en las formas cannicas conjuntiva y disyuntiva. Implementar el circuito el menor nmero de compuertas XOR. Ver si es factible generalizar para mayor nmero de entradas e implementarlas con compuertas XOR.

esto para facilitar la agrupacin de los minterms [o maxterms], de manera que genere la funcin ms simplificada posible. Para cada variable de salida se debe elaborar un mapa-K. A continuacin se presentan algunos ejemplos de cmo construir el mapaK, para diferente nmero de variables de entrada. Ejemplos con 2-variables

Representacin y Simplificacin de Funciones Booleanas Usando el Mapa de Karnaugh o de Veitch .- El mapa-K


es un mtodo grfico para visualizar de mejor manera la tabla de verdad [tabla de funcin] de una funcin booleana. Est diseada de tal manera que facilita la agrupacin de los trminos mnimos [o maxterms] que puedan combinarse para obtener la funcin ms simplificada. Tambin se puede decir que el mapa-K es un conjunto universal dividido en tantas partes [subconjuntos] como el mximo nmero de minterms [o maxterms] pueda tener la funcin booleana. Entonces, para una funcin de n-variables de entrada, el mapa-K tendr 2n subconjuntos, donde cada subconjunto representa un minterm [o maxterm]. El mtodo de simplificacin mediante el mapa-K, utiliza los siguientes teoremas bsicos del lgebra de Boole. y Cuando se elabora el mapa-K, debe tenerse en cuenta Carlos Novillo Montero Can

Ejemplos con 3-Variables

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Reglas para la Agrupacin de Trminos Mnimos


1 Las agrupaciones solo pueden ser de 2n cuadros adyacentes, donde n es cualquier entero positivo inclusive cero. 2 Cada cuadro que contenga un 1L, debe tomarse en cuenta, por lo menos una vez. 3 Cualquier combinacin deber ser tan grande como sea posible. As, un cuadro con un 1L, no ser tomado en cuenta separadamente si se lo puede considerar como parte de 2cuadros adyacentes; un grupo de 2-cuadros adyacentes, no ser considerado separadamente, si se lo puede combinar en una agrupacin de 4-cuadros adyacentes; etc. 4 A todos los 1s se los debe tomar en cuenta en un mnimo nmero de grupos de cuadros adyacentes.

Ejemplos con 4-Variables

Algoritmo para Encontrar la Funcin Mnima


1 Identifique con un crculo todos los cuadros que tengan un 1L y que no puedan combinarse con ningn otro cuadro. 2 Identifique todos los cuadros que tengan un 1L que puedan agruparse slo con otro cuadro. Use este par para formar grupos de dos cuadros. 3 Identifique todos los cuadros que puedan combinarse en grupos de cuatro de una sola manera, siempre que todos los cuadros no hayan sido cubiertos por las agrupaciones del paso 2. Use estos cuadros para formar grupos de 4-cuadros. Deje los cuadros que puedan combinarse en ms de una forma hasta ms tarde. 4 Repita el proceso de combinacin para grupos de 8cuadros, siempre y cuando todos los cuadros del grupo no hayan sido tomados en cuenta antes [en otras agrupaciones].

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5 Luego investigue los cuadros a los que no se les haya asignado un grupo. Arbitrariamente forme los grupos ms grandes que se puedan formar y que cubran la mayora de los cuadros no cubiertos. Aada los suficientes trminos hasta que todos los cuadros estn cubiertos.

nunca ocurran, [esto puede deberse restricciones de las entradas].

algunas

Cuando se presenta este tipo de situacin, se dice que esa salida no est especificada. Esto se indica anotando una X o con una d del ingls dont care [como valor funcional, en vez de 0 o 1] en la tabla de verdad o en el mapa-K. En los ejemplos anteriores, se puede ver que el diseador de circuitos puede hacer que una condicin no importa sea 0 o 1 para producir la funcin lgica ms simplificada [de acuerdo a lo que ms convenga en una funcin dada]. De la misma manera, se ve que no es necesario utilizar todas las condiciones no importa, sino exclusivamente aquellas que contribuyan a la mxima simplificacin de la funcin. Funciones Incompletamente Especificadas .- Cuando se disea un circuito lgico, hay ocasiones en las cuales, ciertas condiciones de las entradas no producirn ningn efecto en las salidas, en este caso, no importa si la salida es un 0 o un 1. En otros casos, puede darse que ciertas condiciones de las entradas Carlos Novillo Montero Can Otros ejemplos

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Diseo de Circuitos Combinacionales .- Los circuitos combinacionales, como se indica en la fig. 1.35, pueden tener algunas variables de entrada [desde X0 hasta Xn] y algunas variables de salida {desde Y0 hasta Ym}. Cada una de las salidas depende exclusivamente del valor actual de las variables de entrada.

[la asignacin inversa tambin es vlida]. Una vez obtenida la tabla, el siguiente paso consiste en simplificar la funcin, utilizando cualquiera de los mtodos de simplificacin que el usuario conozca, lo importante es obtener el circuito ms simplificado, que utilice el menor nmero de compuertas y de CIs. Finalmente se implementa el circuito simplificado. Los dispositivos lgicos para el diseo combinacional son las compuertas [conectivos] que se han estudiado [A-O-N, NAND o NOR]. Ejemplo.- Disear un circuito lgico que acepte un dgito decimal codificado en binario [BCD] y cuya salida est expresada en Exceso-3 [fig. 1.36].

FIG U R A 1 .3 5 C IR C U ITO L G IC O CO M B IN A CIO N A L

FIG U R A 1.3 6 CO N VER TID O R D E B CD -A -EXCESO D E 3

El proceso de diseo empieza por el planteamiento del problema, en forma clara y bien definida. Con esa informacin se elabora una tabla de funcin, en la que se indicar con 1L cuando se cumple la condicin del planteamiento y con 0L cuando no cumple Carlos Novillo Montero Can

En la tabla de funcin se ve que, a pesar de que el cdigo BCD solamente acepta las diez primeras combinaciones de 0s y 1s, se muestran todas las 16combinaciones posibles de las variables de entrada, las condiciones de entrada que no corresponden al Carlos Novillo Montero Can

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cdigo BCD, se expresan como condiciones no importa en la salida correspondiente. Se procede de esta manera para obtener las ecuaciones ms simplificadas, tambin se observa que en las variables de salida se ha usado condiciones no importa en las combinaciones no vlidas del cdigo BCD.
B CD D 0 0 0 0 0 0 0 0 1 1 1 NO E X IS TEN EN BCD 1 1 1 1 1 1 0 1 1 1 0 1 X X X X X X X X X X X X 1 1 C 0 0 0 0 1 1 1 1 0 0 0 0 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 A 0 1 0 1 0 1 0 1 0 1 0 1 0 Z 0 0 0 0 0 1 1 1 1 1 X X X EX C-3 Y 0 1 1 1 1 0 0 0 0 1 X X X X 1 0 0 1 1 0 0 1 1 0 X X X W 1 0 1 0 1 0 1 0 1 0 X X X

El circuito combinacional que genera el cdigo Exceso-3, a partir de cdigo BCD, se muestra en la fig. 1.37.

Los siguientes mapas-K permiten obtener las ecuaciones booleanas simplificadas del circuito que se est diseando.

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2) Simplificar las siguientes funciones lgicas. Implementar las funciones originales y las simplificadas con compuertas A-O-N y con compuertas NAND.

C:\~ \D IG ITA LES \S D -Cp 1 B C.w p d Revisin : Sep tiem b re - 2 00 8

FIG U R A

1.3 7

CO N VER TID O R D E B CD - A - EX C-3

Problemas propuestos.1) Demostrar la universalidad de las compuertas NOR. 2) Utilizando exclusivamente los teoremas del lgebra de Boole, simplificar las siguientes funciones lgicas. Implementar las funciones originales y las simplificadas con compuertas A-O-N. Carlos Novillo Montero Can Carlos Novillo Montero Can

Dispositivos Lgicos MSI


(Dispositivos Lgicos con Salidas Mltiples)
Hasta aqu se han estudiado los conectivos lgicos [compuertas] bsicos y se los ha utilizado para implementar circuitos digitales combinacionales simples. Los circuitos que se estudiarn en este captulo se los clasifica como circuitos lgicos combinacionales porque, en cualquier instante, el nivel lgico de la salida depende de la combinacin de los niveles lgicos presentes en las entradas. Un circuito combinacional no tiene caractersticas de memoria, es decir, su salida slo depende del valor actual de sus entradas. Mediante el uso de compuertas bsicas se pueden implementar circuitos combinacionales ms complejos que realizan funciones prcticas como suma aritmtica binaria, comparacin de la magnitud de dos operandos, etc. Estas y otras funciones se encuentran disponibles en el mercado en forma de CIs y reciben el nombre genrico de dispositivos lgicos MSI. Con la aparicin de este tipo de integracin, el mtodo tradicional de diseo digital, queda limitado. El diseo con CIs MSI se basa en el conocimiento de las funciones disponibles en el mercado y la forma de utilizarlas eficazmente.

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DEFINICIONES Circuitos SSI [Small Scale Integration = Integracin en Pequea Escala].- Este grupo incluye las compuertas y los flip-flops elementales. Para el diseo con estos elementos hay que tomar en cuenta el nmero de compuertas y flip-flops que se utilizarn en un circuito digital dado. Esta tecnologa hace nfasis en la necesidad de simplificar o minimizar el nmero total de compuertas y FFs requeridos. Generalmente cada circuito integrado [CI], contiene desde una hasta alrededor de 12 compuertas o una circuitera de igual complejidad. Dispositivos MSI [Medium Scale Integration = Integracin en Mediana Escala].- Es un concepto utilizado para definir un subsistema o un sistema funcional completo, implementado en un mismo microcircuito [CI]. Se considera que este tipo de integracin contiene de 12 a 100 compuertas o el equivalente a una circuitera de igual complejidad. Comprende, entre otros: decodificadores, multiplexers, contadores, comparadores de magnitud, sumadores, registros de desplazamiento, etc. Generalmente el diseo debe ajustarse a los circuitos MSI existentes. Dispositivos LSI [Large Scale Integration = Integracin

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en Gran Escala].- Este es un concepto utilizado para definir un subsistema o un sistema funcional completo ms grande, fabricado en un mismo microcircuito. Se considera que contiene desde 100 hasta 10000 compuertas o circuitos de similar complejidad. Comprende las memorias -RAM, ROM y PLAs. En este caso hay que tomar en consideracin el nmero de bytes de memoria y el nmero de elementos de soporte. Este mtodo de diseo reemplaza toda una circuitera lgica por elementos de memoria. Dispositivos VLSI [Very Large Scale Integration = Integracin en muy Alta Escala].- Son circuitos lgicos muy complejos con un equivalente de 10000 a 100000 compuertas bsicas. Esta tecnologa comprende los microprocesadores y los microcontroladores. Para disear con circuitos VLSI hay que tomar en cuenta el nmero de instrucciones y el nmero de circuitos de soporte. Se podra decir que es un dispositivo inteligente, controlado por un programa almacenado en una memoria. Dispositivos ULSI [Ultra Large Scale Integration = Integracin en Altsima Escala].- Microprocesadores y microcontroladores de mayor capacidad y complejidad. Tienen un equivalente de ms de 100000 compuertas. Dispositivos GSI [Giga Scale Integration].- MicroCarlos Novillo Montero Can

controladores de muy alta capacidad que trean incluidos: memoria de programa, memoria de datos y puertos de entrada/salida. Tienen un equivalente de ms de 1000 000 de compuertas.

Dispositivos Combinacionales MSI.- Dentro de los


dispositivos MSI comerciales, en este captulo se estudiarn, de entre los ms importantes, los siguientes.
% Decodificador de BCD-a-7 segmentos % % % % Sumador Aritmtico Binario Multiplexer digital Demultiplexer/Decoder Codificadores de prioridad

% Comparadores de magnitud % Chequeador/Generador de paridad

Decodificadores de BCD-a-7 Segmentos.- Una gran parte del equipo digital cuenta con algn medio para presentar informacin de manera que el operador o el usuario puedan entenderla fcilmente.

FIG UR A 2.1 A rreglo de 7 seg m en tos

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Esta informacin por lo general es de carcter numrico [aunque puede ser alfanumrica]. Una forma sencilla de mostrar informacin numrica utiliza un arreglo de 7-segmentos [a, ..., g], como el que se muestra en la fig. 2.1; con este arreglo se pueden formar los dgitos del 0 al 9; para esto, normalmente, se emplea un LED para cada segmento. Para formar los respectivos dgitos, algunos LEDs se encienden, mientras que otros permanecen apagados. Para comandar el encendido y apagado de los LEDs, se emplean decodificadores. Un circuito lgico muy utilizado para comandar un display de 7 segmentos y presentar valores decimales es el decodificador de BCD-a-7 segmentos. Existen dos tipos de arreglo, por tanto, hay dos tipos de decodificadores de BCD-a7 segmentos: 1) los nodos de los 7 LEDs que forman el arreglo estn conectados en un mismo punto [display de 7 segmentos de nodo comn] y 2) los ctodos de los 7 LEDs que forman el arreglo estn conectados en un mismo punto [display de 7 segmentos de ctodo comn]. Cada uno de estos arreglos requiere un decodificador especial. Decodificador de BCD-a-7 Segmentos de nodo Comn (CI7446/47).- Este tipo de decodificador [fig. 2.2] sirve para comandar un display de 7-segmentos de nodo comn, [fig. 2.3]. Todos los nodos estn conectados a VCC [+5V], mientras que los ctodos son independientes y representan cada uno de los Carlos Novillo Montero Can

segmentos del display. Estos ctodos deben ser comandados por un decodificador de 7-segmentos, que enviar la informacin necesaria para que se enciendan los segmentos adecuados para la formacin de cada dgito decimal, como se muestra en la tabla de funcin del CI-7446/47. Para evitar que el LED se destruya, se requiere limitar la corriente que circula por l, para ello, generalmente se utiliza una resistencia de 330 aproximadamente para cada segmento [7 resistencias en total].

FIG U R A 2 .2 CI-7 4 46 /4 7 D E CO D IFICA D O R D E B C D A 7S EG M E N TO S D E N O D O C O M N

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(Ripp le-B lanking -Inp ut), debe estar abierta o alta si no se desea blanq uear un ce ro d ecim a l. N ota 2 . Cu an do se ap lica u n nivel lg ico b ajo d irecta m en te a la en tra d a B la nkin gIn pu t (B I), tod a s la s sa lid a s d e los se g m en tos se ap a ga n, sin im p orta r el nive l d e cua lq uiera d e la s entra d a s. N ota 3. Cua nd o la entra d a R ip p le-B la nking Inp ut (R B I) y la s entra d a s D , C, B y A estn en un nivel b a jo con la entra d a p rueb a d e l m p a ra s (La m p Te st, LT) en n ivel alto, tod a s la s sa lid a s d e los seg m en tos p a sa n a ap a ga d o FIG U R A 2 .3 A RREGLO DE 7 LEDs CUYO S NO DO S ES T N C O N E C TA D O S A U N P U N T O C O M N (Off) y la salida Ripple-Blanking Output (RBO) pasa a un nivel bajo (condicin d e resp uesta ). N ota 4. Cua nd o la sa lid a B la nking In p u t/R ip ple B la nking O utput (B I/R B O ) est a b ierta o se m a ntien e en u n nivel alto y se ap lica u n nivel b ajo a la en tra d a DECIMAL O FUNCIN O 1 2 3 4 5 6 7 8 9 1O 11 12 13 14 15 BI RBI LT LT 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 X 1 0 EN TR A D A S RBI 1 X X X X X X X X X X X X X X X X 0 X D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 X 0 X C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 X 0 X B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 X 0 X A 0 1 0 1 0 1 0 1 0 1 0 1 O 1 O 1 X 0 X B I/ BO 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 a O F O O F O F O O O F F F O F F F F O b O O O O O F O F O O F F O F F F F F O SA LID A S N O TA c O O F O O O O O O O F O F F F F F F O d O F O O F O O F O F O O F O O F F F O e O F O F F F O F O F O F F F O F F F O f O F F F O O O F O O F F O O O F F F O g F F O O O O O F 1 O O O O O O O F F F O 2 3 4 FIG U R A 2 .4 R E SU LTA D O D E LO Q U E S E V E E N EL D IS P L A Y C UA N D O S E IN G R ESA UN C D IG O B IN A R IO D E 4-B its La m p -Te st, tod a s la s sa lid a s d e los se g m e n tos se e n cie n d en (O n ) .

En la tabla anterior [del CI-7447], O = On, F = oFf. La fig. 2.4 muestra los resultados que se obtienen en el display para las diferentes combinaciones binarias de las entradas: D = 8, C = 4, B = 2 y A = 1, de acuerdo con la tabla del CI7447.

TA BLA D E F UN C I N D E L C I-7446/47 N ota 1 . La e n tra d a B I (B la n kin g -In p u t) p u e d e e sta r a b ie rta o m a n te n id a e n u n nivel lg ico a lto, cua nd o en la sa lid a se necesita n la s funciones 0-1 5 . RB I

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FIGURA 2.5 FORM A DE CONECTAR UN DECODIFICADOR D E B C D -A -7 S EG M E N TO S D E N O D O C O M N

La fig. 2.5 muestra la conexin del decodificador CI-7447 con un display de 7 segmentos de nodo-comn [las resistencias son para limitar la corriente que circula por los LEDs]. Se observa que cuando no se utilizan las entradas LT, RBI y RBO, se las conecta a VCC. Decodificador de BCD-A-7 Segmentos de Ctodo Comn (CI7448).- Este decodificador [fig. 2.6] sirve para comandar un display de 7-segmentos de ctodo comn, como se muestra en la fig. 2.7. Todos los ctodos estn conectados a tierra [GND], mientras que los nodos son independientes y representan cada uno de los segmentos del display. Al igual que antes, tambin es necesario limitar la corriente que circula por el LED que se enciende, para ello se utiliza una resistencia de 330 aproximadamente para cada segmento.

FIG U R A

2 .6

C I- 7 4 4 8 D E C O D IF IC A D O R D E B C D A 7S EG M E N TO S D E C T O D O C O M N

FIG U R A

2 .7

A R R E G L O D E 7 L E D s C U Y O S C TO D O S E S T N C O N E C TA D O S A U N P U N T O C O M N

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La fig. 2.8 muestra la forma de conectar el decodificador CI-7448 con un display de 7 segmentos de ctodo-comn. Tambin aqu se observa que cuando no se utilizan las entradas LT, RBI y RBO, se las conecta a VCC.

decodificador de BCD-a-7 segmentos; en esos casos se utilizan los arreglos de displays en forma multiplexada. Un ejemplo se muestra en la fig. 2.9, en la que se han ensamblado 4-displays de 7-segmentos de ctodo comn. Aqu, los segmentos a de cada display estn conectados en forma comn, lo que mismo ocurre con los segmentos b, c, etc.

FIG U R A

2 .8

C O N E X I O N E S D E U N D E C O D IF IC A D O R BCDA-7 SEGMENTOS DE CTODO COMN

FIG U R A 2 .1 0

C O N E X IO N E S D E U N A R R EG LO D E D ISP L A Y S D E C T O D O COM N

FIG UR A 2.9 A RR EG LO D E 4 D isplays

Displays Multiplexados.- En muchas ocasiones es necesario comandar varios displays pero con un slo Carlos Novillo Montero Can

En este tipo de display, slo debe encenderse un dgito cada vez, mientras que los otros estn apagados o desactivados, para comandar esta situacin, se utilizan transistores NPN, conectados Carlos Novillo Montero Can

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en la forma que se muestra en la fig. 2.10. El contador mdulo-4, conjuntamente con el decodificador de 2-a-4, sirve para asegurar que slo se active uno de los displays, mientras los otros permanezcan apagados. El arreglo de 4-MUX de 2-a-1 sirve para permitir el ingreso de nueva informacin BCD cuando la entrada de seleccin est en 1L o para mostrar la informacin previamente almacenada en la memoria FIFO [First In - First Out], cuando la entrada de seleccin es 0L. La informacin para cada display sale de la memoria FIFO y debe ingresar por las entradas [D, C, B, A] del decodificador, la memoria debe estar sincronizada con el contador comandado por el reloj [oscilador] de barrido libre.

chip, el decodificador y las resistencias limitadoras de corriente. Este es un CI muy prctico porque ocupa poco espacio y disminuye las conexiones externas, la desventaja es que resulta costoso. En el mercado existen algunos tipos de tales dispositivos. Til311 Display Hexadecimal con Decodificador.- El display y la lgica MSI-TTL se encuentran en el mismo CI. Contiene un retenedor de 4-bits, un decodificador, y un arreglo de 4x 7 LEDs para los caracteres y 2-LEDs ms para punto decimal [dp] comandados externamente [fig. 2.12]. Este decodificador acepta un nmero binario de 4-bits y muestra la informacin en hexadecimal.

FIG U R A

2 .1 2

TIL3 1 1

FIG U R A

2 .1 1

Descripcin de los pines

Pin 1

Fuente de polarizacin para los LEDs [VCC] Retenedor para la entrada del dato B [Latch Strobe] Retenedor para la entrada del dato A LED para el punto decimal [izquierda]

Displays con Decodificador Incluido.- La fig. 2.11 muestra un display de 7-segmentos que incluye, en el mismo Carlos Novillo Montero Can

Pin 2 Pin 3 Pin 4

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Pin 5 Pin 6 Pin 7 Pin 8 Pin 9 Pin 10 Pin 11 Pin 12 Pin 13 Pin 14

Retenedor para habilitar la entrada Omitido [No se utiliza] Tierra comn [GND] Entrada para blanqueo [Blanking Input] Omitido [No se utiliza] LED para el punto decimal [derecha] Omitido [No se utiliza] Retenedor para la entrada del dato D Retenedor para la entrada del dato C Fuente de polarizacin para la lgica MSI-TTL [VCC] Fuente de polarizacin para los LEDs Fuente de polarizacin para la lgica 1 LEDs para el punto decimal 4, 10 Retenedores para las entradas de datos [D, C, B, A] 12, 13, 2, 3

Los datos de estas entradas ingresan a los retenedores cuando la entrada de habilitacin est en 0L. La ponderacin de estas entradas es: D = 8; C = 4; B = 2; A = 1 Estos LEDs no estn conectados a la lgica del chip. Si se utiliza un punto decimal, se debe conectar una resistencia externa u otro mecanismo de limitacin de corriente en serie con el pin. Esta conexin permite usar una fuente DC regulada separada para polarizar los LEDs, o se puede conectar externamente a VCC . Conexin a VCC para la lgica del chip. Este es el terminal negativo para toda la lgica interna y para los LEDs de los caracteres, excepto para los puntos decimales.

FU N CI N

P IN N

D ESCR IP CI N

Cuando es 0L, el dato en los retenedores de datos sigue las Retenedor para habilitar la entrada [LS = Lactch Strobe Input] variaciones de los datos de entrada. Cuando es 1L, el dato de los retenedores no cambia. Si se blanquea el display y entonces se lo restablece, mientras la entrada de habilitacin est en 1L, se vuelve a presentar el carcter anterior. Cuando es 1L, el display se blanquea sin importar el nivel de las otras entradas. Cuando es 0L, se muestra 8 un carcter que est determinado por el dato de los retenedores. La entrada de blanqueo puede utilizarse para modular la intensidad.

14

Tierra comn [GND]

Entrada para blanqueo [BI = Blanking Input]

FIG U R A 2 .1 3

R E S ULTA D O S E N E L T IL 3 1 1 , D ISP LA Y H EX A D ECIM A L

Los resultados que se observan en el display TIL311 para los valores de los datos binarios en Carlos Novillo Montero Can Carlos Novillo Montero Can

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los retenedores de entrada se muestran en la fig. 2.13. Dispositivos de Cristal Lquido (Liquid Crystal Device LCD).Los displays del tipo LCD [fig. 2.14] requieren de una seal alterna de bajo voltaje [3 - 15 VRMS] y de baja frecuencia [25 - 60 Hz], consumen muy poca energa.

externa. Manejo de un LCD.- Un segmento LCD se activa cuando se le aplica un voltaje ac entre el segmento y el plano posterior y se apaga cuando no hay voltaje entre esos terminales. En vez de generar una seal ac para un segmento, es prctica comn producir el voltaje requerido aplicando ondas cuadradas desfasadas entre el segmento y el plano posterior, como se muestra en la fig. 2.15.

FIG U RA LC D

2 .1 4

D ISP LA Y

El voltaje ac que se necesita para encender un segmento, se aplica entre el segmento y el plano posterior, que es comn a todos los segmentos. El segmento y el plano posterior forman un capacitor que requiere muy poca corriente si la frecuencia ac se mantiene baja, no inferior a 25Hz, porque esto producira un parpadeo visible. Puesto que necesitan mucha menos energa que los LEDs, los LCDs se utilizan ampliamente en dispositivos que trabajan con bateras. Los LCDs no emiten luz slo la reflejan, por eso requieren una fuente de luz Carlos Novillo Montero Can

FIG UR A 2.15

FO RM A D E CO M A N D A R UN SEG M ENTO LC D

Una onda cuadrada de 40Hz se aplica al plano posterior y tambin a la entrada de una compuerta XOR. La otra entrada a la compuerta XOR sirve para comandar el encendido y apagado del segmento. Cuando la entrada de comando est en un nivel bajo Carlos Novillo Montero Can

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(0L), la salida de la XOR ser exactamente la misma que la onda de entrada de 40Hz; la diferencia de potencial entre el segmento y el plano posterior (Vsp) es cero, entonces el segmento se apaga. Cuando la entrada de comando est en un nivel alto (1L), la salida de la compuerta XOR es el complemento de la onda de entrada de 40Hz, entonces la diferencia de potencial entre el segmento y el plano posterior vara entre +5V y -5V a una frecuencia de 40Hz, esta seal permite el activado del segmento. La fig. 2.16 muestra un display LCD comandado por un decodificador de BCD-a-7 segmentos tipo MOSFET.

Los cristales lquidos son conjuntos de molculas orgnicas transparentes y alargadas que tienden a formar redes regulares, pero que se deforman fcilmente. Adems, poseen otras caractersticas elctricas y pticas, las propiedades de la luz que atraviesa una capa de cristal lquido dependen de la orientacin de la molcula. La caracterstica elctrica proporciona el medio para hacer girar las molculas mediante la aplicacin de un campo elctrico.

Dispositivos de Cristal Lquido .- El trmino cristal lquido presenta una ambigedad en su nombre que concuerda plenamente con su cualidad de ser una sustancia que exhibe al mismo tiempo caractersticas de lquido y de slido. Esto se debe a que las molculas de este tipo de sustancia pueden desplazarse unas respecto de otras con mucha facilidad [como en un lquido], pero aun as, tienden a conservar una orientacin comn, de manera anloga a lo que pasa en un slido cuando forma estructuras cristalinas. Tienen la facultad de presentar caractersticas electro-pticas, que fueron descubiertas por el ao 1970, estas propiedades que presentan algunos lquidos forman cristales que polarizan la luz cuando se los somete a la accin de un campo elctrico. El mbito de aplicaciones es muy amplio: relojes digitales, calculadoras, instrumentos de medida, monitores de computadores, etc.

Displays de Plasma.- [Plasma Displays Panel PDP] de manera simple,


FIG U RA 2.1 6 CIR CU ITO P A RA CO M A ND A R UN D ISP LA Y D E CR ISTA L LQ U ID O

una celda de plasma ac consiste de dos placas de vidrio separadas por un espacio lleno de gas. En la superficie interior de las placas hay dos conjuntos, horizontal y vertical, de electrodos transparentes cubiertos con una delgada capa aislante.

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Esto crea un display monocromtico ntido que tiende a emitir un brillo desde el naranja hasta el azul una vez que se excita al gas encerrado; el color depende de la mezcla de gas. Para aadir color, en cada celda se pone algn compuesto de fsforo que emite el color deseado cuando incide luz ultravioleta. Los compuestos de fsforo estn separados por pequeos surcos de modo que cuando se aplica voltaje a una capa de fsforo, las otras capas no se excitan a menos que as se desee. Las TV de pantalla plana crean imgenes utilizando una matriz plana y fija de forma cuadrada o rectangular de pixeles [Picture Elements]. Las imgenes que se forman de esta manera, son muy ntidas porque la informacin del color y la luz de la pantalla se controla digitalmente a nivel de pixel [un punto de la pantalla]. Cada sub-pixel individual, se enciende o se apaga con su propio electrodo. Controlando cuidadosamente el voltaje aplicado, la intensidad de cada sub-pixel puede tener un rango de 256 tonos. Combinando los 3 sub-pixeles, se genera una paleta de 16,7 millones de colores; [256 tonos de rojo x 256 tonos de verde x 256 tonos de azul]. Este increible nivel de precisin, junto con una pantalla totalmente plana, permite que la TV tenga una imagen geomtrica perfecta y enfocada de arriba hacia abajo y de esquina a esquina. Otra ventaja de este tipo de pantallas es que no se ven afectadas por campos elctricos.

1 1 0 1

Carry [Exceso] A3 A2 A1 A0 B3 B2 B1 B0

0 1 0 1 A = 1 1 0 1 B =

Exceso final 0 0 1 0 S = CO S3 S2 S1 S0 En la operacin aritmtica del ejemplo anterior, se puede observar que lo primero que se suma son los bits menos significantes [B0, A0] lo que genera una suma parcial, que es lo que se escribe [S0] y un exceso parcial [carry] que se lleva a la siguiente columna. Para la suma de los siguientes bits, se suman los bits de Ai y Bi correspondientes ms lo que se trae de la columna anterior Ci. El exceso final es parte de la respuesta.

Sumador Aritmtico Binario.- Una de las operaciones bsicas que realiza un computador es la suma aritmtica, en base a la cual se pueden realizar operaciones matemticas ms complejas como multiplicacin, divisin, exponenciacin, integracin, diferenciacin, etc., de ah que resulte importante conocer cmo funciona y cmo disear este dispositivo. Para ello se realizar un ejemplo de una suma binaria de dos nmeros de 4-bits cada uno, como se indica a continuacin.

FIG U R A

2.1 7

SU M A D O R B IN A R IO D E 4-B its

Esta operacin puede visualizarse de mejor manera con el diagrama de bloques de la fig. 2.17, como puede verse, el primer bloque del sumador tiene dos entradas de datos: A0 y B0 y dos salidas: S0 y un Carlos Novillo Montero Can

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exceso parcial CO que ingresa al siguiente bloque, por eso recibe el nombre de medio sumador [HalfAdder]; los otros bloques todos ellos tienen tres entradas de datos: Ai, Bi [bits de A y B] y Ci [exceso parcial de la columna anterior] y generan dos salidas: Si y Co, cada uno de ellos recibe el nombre de sumador completo [Full-Adder]. En primer lugar se realizar el diseo del medio sumador [fig. 2.18], para esto se utilizar la tabla de funcin que se indica a continuacin.
BO O O 1 1 AO O 1 O 1 S O 1 1 O CO O O O 1

diagrama de bloques se muestra en la fig. 2.20, se disea en base a la tabla de funcin correspondiente.
Ci 0 0 0 0 1 1 1 1 Bi 0 0 1 1 0 0 1 1 Ai 0 1 0 1 0 1 0 1 1 0 0 1 Si 0 1 1 Co 0 0 0 1 0 1 1 1

De aqu se deduce que

FIG U R A 2.2 1

S UM A D O R CO M P LETO CO N CO M P U ER TA S N A N D

De la tabla se obtienen las ecuaciones booleanas para las funciones de salida.


F IG U R A 2 .1 9 SUM ADOR CO M P U ER TA S N A N D B IN A R IO CO N

La fig. 2.19 muestra el circuito lgico del medio sumador con compuertas NAND. De igual manera, el sumador completo, cuyo Can Carlos Novillo Montero Can

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El circuito lgico de un sumador completo, utilizando compuertas NAND, se muestra en el diagrama de la fig. 2.21. CI-7483 y CI-74283.- Con los sumadores medio y completo se puede implementar un sumador de cualquier nmero de bits. En el mercado existen sumadores aritmticos binarios para nmeros de 4-bits, el CI-7483, cuya distribucin de pines se muestra en la fig. 2.22 [el CI-7483 (superior) y el CI-74283 (inferior) es el mismo, pero con una distribucin de pines deferente].

se obtiene del cuarto bit. Los sumadores se disean de manera que los niveles lgicos de las entradas y las salidas, incluso el carry, estn en su forma verdadera. Diseados para media y alta velocidad, los circuitos utilizan lgica TTL [Lgica TransistorTransistor] de alta velocidad y alto fan-out, pero son compatibles con las familias DTL. La siguiente es la tabla de verdad del sumador de 4-bits.
SA LID A S CU A N D O EN TR A D A S CO = 0 CU A N D O C2 = 0 A1 A3 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 B1 B3 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 A2 A4 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B2 B4 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 3 0 0 0 1 1 1 1 0 1 1 1 0 0 0 0 1 2 4 0 0 0 0 0 0 0 1 0 0 0 1 1 1 1 1 C2 C4 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 3 0 1 1 1 1 0 0 0 1 0 0 0 0 1 1 1 2 4 0 0 0 0 0 1 1 1 0 1 1 1 1 1 1 1 CU A N D O CO = 1 CU A N D O C2 = 1 C2 C4

FIG U R A

2.2 2

SU M A D O R ES A R ITM TICO S B IN A R IO S D E 4-B its

0 1 0

En realidad, este CI dispone de 4-sumadores completos, lo que facilita la construccin de sumadores binarios de mayor nmero de bits. Estos sumadores completos realizan la suma de 2-nmeros de 4-bits. Las salidas de suma [S], se proporcionan para cada bit y el exceso [carry] resultante [CO] Carlos Novillo Montero Can

1 0 1 0 1 0 1

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tiempo para generar el carry final. La caracterstica full look ahead [exceso anticipado (adelantado)] del CI-7483 en los 4-bits para generar el carry final, tpicamente es de 10ns. Estos circuitos se fabrican con inversin-simple, circuitos de conexin darlington con carry serial de alta velocidad dentro de cada bit. Aplicaciones del Sumador en CI.- Como aplicaciones prcticas del CI-7483 se estudiarn los siguientes casos: a) Sumador binario de 8-bits; b) SumadorRestador de 4- y 8-bits [incluido el signo] y c) Sumador BCD de 1- y 2-dgitos BCD. Sumador - Restador.- Mediante el uso del CI-7483, se puede implementar un circuito que, en base a una seal externa, pueda sumar cuando la seal externa sea 0L o restar cuando la seal externa valga 1L. La fig. 2.24 muestra una forma de hacerlo [complemento a 2].

FIG U R A

2.23

SU M A D O R B IN A R IO D E 8-B its

FIG U R A 2 .2 4 S U M A D O R -R E STA D O R D E N M E R O D E 4-B its [IN CLUID O EL SIG N O ] EN CO M P LEM ENTO a 2

Sumador Binario de 8-bits.- Para implementar este circuito digital se requieren dos CI-7483, conectados de la forma que se indica en la fig. 2.23. De esta manera se puede expandir el nmero de bits del sumador, el problema que se acumula el retardo de Carlos Novillo Montero Can

En este caso la magnitud de los nmeros est definida por los 3-bits menos significantes, el bit ms significante, en realidad, representa el signo [S] de A, B y de la respuesta respectivamente. Las compuertas XOR, permiten dejar que el valor de B Carlos Novillo Montero Can

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pase sin complemento cuando la entrada de comando sea 0L [suma] y que se complemente el valor de B cuando la entrada de comando sea 1L [resta]. En el circuito de la fig.2.24, la respuesta est limitada a 7 y est expresada en complemento a-2. La fig. 2.25 es un Sumador-Restador para nmeros de 8-bits, la letra S representa el signo de los nmeros A, B y de la respuesta que se limita a 127.

el resultado de la suma de A y B sea menor que 10 y sumar 6 [01102] cuando el resultado es mayor que 9, este procedimiento recibe el nombre de Ajuste Decimal [Decimal Adjust DA].
CO O O O O O O O O O O O O O O O O S3 O O O O O O O O 1 1 1 1 1 1 1 1 O O O S2 O O O O 1 1 1 1 O O O O 1 1 1 1 O O O S1 O O 1 1 O O 1 1 O O 1 1 O O 1 1 O O 1 SO O 1 O 1 O 1 O 1 O 1 O 1 O 1 O 1 O 1 O D. A. O O O O O O O O O O 1 1 1 1 1 1 1 1 1

FIG UR A 2.25 SUM A D O R-RESTA D O R D E N M E R O S D E 8B its [IN CLUID O EL S IG N O ] EN CO M P LEM EN TO a 2

1 1 1

Sumador BCD.- Muchas veces se deben realizar operaciones aritmticas con datos expresados en BCD y se requiere un resultado tambin BCD. Sin embargo, el sumador solo produce resultados en binario natural y no en BCD como se necesita. Para obtener el valor BCD correcto se requiere hacer un ajuste. El algoritmo consiste en sumar el valor 0 [00002] cuando Carlos Novillo Montero Can

La tabla anterior muestra todos los posibles resultados que se obtendran al sumar dos nmeros de 1-dgito BCD cada uno. Mediante el uso del Mapa-K se deduce la ecuacin booleana de la funcin para el DA. Despus de realizar las agrupaciones adecuadas, el ajuste decimal est dado por la Carlos Novillo Montero Can

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siguiente ecuacin. DA = S3S2 + S3S1 + CO, o tambin DA = S3(S2 + S1) + CO

en la fig. 2.26, las veces que sea necesario. La salida D.A. [carry] es parte de la respuesta, no as la salida CO del CI-7483 que realiza el ajuste decimal.

FIG U RA 2 .2 6 SU M A D O R D E 2 N M ER O S D E U N D G ITO B C D

FIG U R A 2 .2 7

S U M A D E 2 N M E R O S D E 2 -D G ITO S B C D

El circuito de la fig. 2.26 muestra un sumador de 1-dgito BCD, con Ajuste Decimal [Carry]. Para valores que requieren un mayor nmero de dgitos BCD, para cada dgito BCD se utiliza la misma circuitera del sumador de 1 dgito BCD, indicada Carlos Novillo Montero Can

La fig. 2.27 muestra un sumador que acepta operandos de 2-dgitos BCD cada uno, y genera una respuesta tambin expresada en BCD. Este procedimiento puede expandirse para obtener sumadores BCD de mayor nmero de dgitos BCD.

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Unidad Aritmtica y Lgica [Arithmetic Logic Unit ALU].Es un dispositivo que realiza operaciones aritmticas [suma, resta] y varias operaciones lgicas [AND, OR, etc.] con dos operandos [registros]: Reg-A y Reg-B de x-bits [donde x = 4, 8, 16, etc.] cada uno, para eso requiere de algunas entradas de seleccin [S] de la operacin que se realizar. El resultado de la operacin normalmente se almacena en el Registro A [Acumulador]. La ALU es una parte muy importante dentro de la CPU. La fig. 2.28 muestra el diagrama de bloques de una ALU tpica de 8-bits.

entrada M y las entradas de seleccin [S3, S2, S1, SO] como se indica en la siguiente tabla. Obsrvese que los identificadores A, B y F en la tabla se refieren a palabras de 4-bits [A3, A2, A1, AO], [B3, B2, B1, BO] y [F3, F2, F1, FO] y los smbolos . y + se refieren a las operaciones AND y OR lgicas.

FIG U R A 2 .2 8

A . L. U .

CI-74LS181 [ALU/Generador de Funcin].- Las ALU MSI tienen operandos de 4-bits y de tres a cinco entradas de seleccin de operaciones, permitiendo la realizacin de hasta 32 funciones diferentes. La fig. 2.29 muestra la distribucin de pines de la ALU 74LS181 de 4-bits. El tipo de operacin que realiza el CI-74181 se selecciona mediante la Carlos Novillo Montero Can

FIG UR A

2.29

CI-74 18 1 A LU/G ENER A D O R D E FUN CIO N ES

La entrada M del 181 selecciona entre las operaciones aritmticas y lgicas. Cuando M = 1, se seleccionan las operaciones lgicas y cada salida Fi es funcin slo de las correspondientes entradas de datos, Ai y Bi [bit-a-bit]. No se propagan los Carlos Novillo Montero Can

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excesos [carry] entre las etapas y se ignora la entrada CN [carry in]. Las entradas [S3, S2, S1, SO] seleccionan una operacin lgica particular; puede seleccionarse cualquiera de las 16 operaciones combinacionales lgicas diferentes sobre dos variables. Tabla de Funciones realizadas por la ALU 74LS181 de 4-bits.
En tra d a s S3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 S2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 S1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 S0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 M = O [a ritm tica ] F = A m enos 1 m s Ci F = A .B m enos 1 m s Ci F = A .B m e n os 1 m s C i F = 1 11 1 m s Ci F = A m s (A + B ) m s Ci F = A .B m s (A + B ) m s Ci F = A m enos B m enos 1 m s Ci F = A + B m s Ci F = A m s (A + B ) m s C i F = A m s B m s Ci F = A B m s (A + B ) m s C i F = A + B m s Ci F = A m s A m s Ci F = A .B m s A m s Ci F = A .B m s A m s C i F = A m s Ci Fun cin M = 1 [lg ica ] F = A F = A + B F = A + B F = 1 11 1 F = A . B F = B F = (A r B ) F = A + B F = A . B F = A r B F = B F = A + B F = 0 00 0 F = A . B F = A . B F = A

Cuando M = O, se seleccionan las operaciones aritmticas, se propagan los excesos entre las etapas y se usa el Ci como una entrada de exceso a la etapa ms significante. Para operaciones de ms de 4-bits, Carlos Novillo Montero Can

pueden conectarse varias ALU en cascada, con el exceso de salida [Co] de cada ALU conectado al exceso de entrada [Ci] de la etapa siguiente ms significante. Las mismas seales de seleccin de funcin [M, S3, S2, S1, SO] se aplican a todos los 181 en la cascada. Para realizar una suma en complemento a dos, se usa [S3,S2,S1,SO] para seleccionar la operacin A ms B ms Ci. La entrada Ci de la ALU menos significante est normalmente en 0 durante las operaciones de suma. Para realizar una resta en complemento a dos, se usa S3 y SO para seleccionar la operacin A menos B menos 1 ms Ci. En este caso la entrada Ci de la ALU menos significante est en 1, ya que Ci acta como el complemento del carry durante la resta. El 181 proporciona otras operaciones aritmticas, como A menos 1 ms Ci, que son tiles en algunas aplicaciones [por ejemplo, decrementar en 1]. Tambin proporciona muchas operaciones aritmticas raras, como A.B ms (A + B) ms Ci, que casi nunca se usan en la prctica. Obsrvese que las entradas del operando [A3,A2,A1,AO] y [B3,B2,B1,BO] y las salidas de la funcin [F3,F2,F1,FO] del 181 son activas bajas. El 181 tambin puede usarse con las entradas de los operandos y las salidas de la funcin en activa alta. En este caso, debe construirse una versin diferente de la tabla de la funcin. Cuando M = 1, Carlos Novillo Montero Can

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las operaciones lgicas an se realizan, pero para una combinacin de entrada dada en [S3,S2,S1,SO], la funcin obtenida es precisamente la dual de la listada en la tabla anterior. Cuando M = O, se realizan las operaciones aritmticas, pero la tabla de funcin es de nuevo diferente. Refirase a la hoja de datos del 181 para ms detalles. CI-74LS381 y CI-74LS382 [ALU/Generadores de Funcin].Otra ALU MSI, el CI-74LS381 [y el CI-74LS382] que se muestra en la fig. 2.30, codifica sus entradas de seleccin ms compactamente y proporciona slo ocho diferentes funciones tiles, como se detalla en la tabla siguiente.

La nica diferencia entre el 381 y el 382 es que uno proporciona salidas de exceso anticipado en grupo mientras que el otro proporciona salidas de exceso y desborde propagado.
En tra d as Fun cin S2 0 0 0 0 1 1 1 1 S1 0 0 1 1 0 0 1 1 S0 0 1 0 1 0 1 0 1 F = 0 00 0 F = B m e n os A m e n os 1 m s C i F = A m e n os B m e n os 1 m s C i F = A m s B m s Ci F = ArB F = A + B F = A .B F = 1 11 1

Multiplexor o Selector de Datos .- Es un dispositivo


que acepta varias entradas de datos, pero solo deja pasar una de ellas a la salida. Cuando se ha seleccionado una seal, las otras no tienen efecto sobre la salida. Los multiplexers pueden ser analgicos o digitales. El MUX-analgico [fig. 2.31], generalmente es mecnico y la seleccin de los canales se la hace manualmente [tambin puede ser electromecnico]. En el MUX-digital, la seleccin de los canales se la hace mediante entradas de comando digital, a veces conocidas como entradas de direccin [fig. 2.32].
FIG UR A 2.30 CI-74 LS381 ALU/G ENER A D O R D E FUN CIO N ES

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La ecuacin para Y, en cualquiera de las dos formas de presentar el comportamiento del MUX, es

A continuacin se muestra un ejemplo de un MUXdigital de 2-entradas y 1-salida (MUX 2-1). La fig. 2.33 muestra el diagrama de bloques del MUX 2-1, que se va a disear. Para esto se incluye la tabla de funcin requerida.

En la tabla se puede observar que cuando S = 0L, Y = A y cuando S = 1L, entonces Y = B. La fig. 2.34 muestra la implementacin del MUX 2-1 utilizando compuertas A-O-N.

S 0 0 0

B 0 0 1

A 0 1 0

Y 0 1 0

En muchas ocasiones es necesario incluir una entrada para habilitacin del circuito integrado [CI], conocida como Chip-Enable [CE = Habilitacin Can Carlos Novillo Montero Can

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del Circuito]. Existen dos formas de hacer esto, una de ellas utilizando compuertas AND de 3-entradas, en las que la tercera entrada sirve para habilitar o deshabilitar al multiplexer [figs. 2.35 y 2.36]. La entrada enable puede resultar til para comandar la funcin del MUX. En este caso, se ha incluido una entrada adicional a las compuertas AND. En otras ocasiones puede ser ms conveniente usar una compuerta de salida [OR] de 3-estados, con lo que se consigue que cuando el MUX est deshabilitado del sistema, prcticamente est desconectado del mismo. En el mercado existen MUX de 2-1, 4-1, 8-1, etc. que tienen entradas de seleccin, la salida y una entrada de habilitacin. Entre otros: el CI74157, que tiene 4-MUX de 2-1, con entrada de seleccin comn para los 4-MUX. El CI-74151, tiene un MUX de 8-1, con 3-entradas de seleccin. CI-74151.- Data Selector/Multiplexer 8-1. Contiene en el chip toda la decodificacin binaria para seleccionar la fuente de datos deseada. El CI-74151 selecciona 1-de-8 fuentes de datos [fig. 2.37]. Tiene una entrada strobe [habilitacin] que debe estar en un nivel lgico bajo para habilitar a este dispositivo. Un nivel alto en la entrada strobe hace que la salida Y est en un nivel alto y la salida [o W cuando se la use] a un nivel bajo. A continuacin se muestra la tabla de funcin del CI74151 [MUX de 8-a-1]. Carlos Novillo Montero Can

FIG U R A

2.3 7

CI-7 4 LS 1 5 1 D A TA SE LECTO R /M U LTIP LEX ER 8-a-1

EN TR A D A S SELECCI N C X 0 0 0 0 1 1 1 1 B X 0 0 1 1 0 0 1 1 A X 0 1 0 1 0 1 0 1 STR O B E S 1 0 0 0 0 0 0 0 0 Y 0

SA LID A S W = 1

D0 D1 D2 D3 D4 D5 D6 D7

CI-74157.- Cuatro selectores de datos/multiplexers de 2-lneas-a-1-lnea comandados por una entrada de seleccin [S] comn. Estos selectores de datos/ multiplexers tienen en el integrado inversores y drivers para proporcionar la seleccin completa de los datos a las cuatro compuertas de salida.

Carlos Novillo Montero

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Aplicaciones de los Multiplexers .- En los ltimos tiempos se ha incrementado el uso de los multiplexers en el diseo de dispositivos digitales. En este caso se estudian dos aplicaciones: a) Incremento del nmero de entradas; b) Implementacin de una funcin booleana combinacional. Ejemplo 1).- Se dispone de MUX 2-1, implementar un MUX 8-1. La solucin se muestra en la fig. 2.39.

FIG U R A

2.3 8

CI-7 4 LS 1 5 7 CU A TR O D A TA SE LECTO R /M U LTIP LEX ER 2-a-1

Dispone de una entrada [strobe] para habilitacin del chip, cuando G = 0 se habilita el chip y cuando G = 1 se deshabilita y sus salidas permanecen en nivel bajo [0L]. Una palabra de 4-bits se selecciona de entre dos fuentes [A y B] y se la enruta a las 4-salidas [Y]. El CI-74157 [fig. 2.38] presenta los datos reales, mientras que el CI-74158 presenta los datos con inversin para minimizar los tiempos de propagacin. A continuacin se muestra la tabla de funcin proporcionada por el fabricante para los CI-74157 y 74158 respectivamente.
E N T R AD A S S TR O BE 1 0 0 0 0 S E LE C T X 0 0 1 1 A X 0 1 X X B X X X 0 1 S A LID A Y 74157 0 0 1 0 1 74158 1 1 0 1 0

FIG U R A

2 .3 9

Ejemplo 2).booleana.

Implementar

la

siguiente

funcin

Para solucionar este tipo de problemas, primero Can Carlos Novillo Montero Can

Carlos Novillo Montero

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

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CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 58 -

conviene escribir la tabla d verdad. Luego se determina el tipo de MUX que se utilizar, eso depende del nmero de variables de entrada que tenga la funcin que se va a implementar. Si la funcin tiene n-variables de entrada, entonces se requiere de un MUX de [n-1] entradas de seleccin, la cuarta variable de entrada de la funcin se la utiliza para conectarla, de manera apropiada, en las entradas de datos del MUX [esta variable puede ser cualquiera de las n-variables, pero es recomendable utilizar la ms significante, que es lo que se har en este caso].
A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 F 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 1

En este caso la funcin tiene 4-variables de entrada, por tanto el MUX debe tener 3-entradas de seleccin ([S2, S1, S0] para las variables menos significantes de la funcin), por tanto ser un MUX de 8-a-1. Para saber qu se conectar en cada una de las 8-entradas del MUX se utiliza una tabla que tiene 2-filas, en ella se muestran las entradas del MUX [I0, I1, I2, I3, I4, I5, I6, I7] y los valores de la funcin F<D,C,B,A> como se indica a continuacin.
IO 1 1 1 I1 0 1 I2 1 0 I3 0 0 0 I4 0 1 I5 1 0 I6 1 1 1 1 D I7 [D = 0] [D =1]

La fila superior corresponde a la variable complementada [ ] porque en las 8 primeras combinaciones de 0s y 1s, la variable D vale 0, mientras que la fila inferior corresponde a D porque las 8 combinaciones finales D vale 1. Cuando en una columna hay dos-1s debajo se pone 1, como en las columnas I0 e I6; cuando hay dos-0s debajo se pone 0, como en la columna I3; cuando en el casillero superior hay un 0 y en el inferior hay un 1, debajo se pone la variable ms significante D [columnas I1 e I4]; cuando en el casillero superior hay un 1 y en el inferior hay un 0, debajo se pone la variable ms significante complementada [ ], columnas I2 e I5. El circuito resultante se muestra en la fig. 2.40. Can Carlos Novillo Montero Can

Carlos Novillo Montero

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FIG U R A

2 .4 0

Ejemplo 3).- Utilizando un MUX apropiado implementar la siguiente funcin booleana. Demultiplexer/Decoder [Distribuidor de Datos].- El demultiplexer realiza la funcin inversa al multiplexer, es decir, tiene una seal de entrada de datos I, y varias salidas hacia una de las cuales se enviar la informacin de la entrada [en base a un cdigo de seleccin], por tanto, a este circuito tambin se lo conoce como enrutador. Ejemplo.- Disear un DEMUX de 1-a-4 [una lnea de entrada: I, y 4 lneas de salida: Y0, Y1, Y2 y Y3].

Se requiere de un MUX 16-1, en las entradas de datos I se ubicar la variable de entrada E, en su forma normal o en su forma complementada de la manera que se deduce de la siguiente tabla.
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15 0 1 E 1 0 0 0 0 1 1 1 1 0 0 0 0 0 1 E 1 0 0 1 E 1 1 1 1 1 1 0 0 0 0 0 0 0 1 E 0 1 E 0 1 E [E=0] E [E=1]

El criterio para la conexin de las entradas al MUX es el mismo que el ejemplo anterior. El circuito resultante se muestra en la fig. 2.41. Para llevar a cabo este proceso se requieren 2 Carlos Novillo Montero Can Carlos Novillo Montero Can

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lneas adicionales de seleccin [S1 y S0], fig. 2.42. A continuacin se muestra la tabla de funcin del DEMUX 1-a-4, juntamente con las ecuaciones booleanas para las funciones de salida. La tabla adjunta es una forma resumida de la primera, pero en ella est toda la informacin requerida para el diseo, por tanto, de ella se pueden deducir las ecuaciones de las variables de salida.
I 0 0 0 0 1 1 1 1 S0 0 0 1 1 0 0 1 1 S1 0 1 0 1 0 1 0 1 Y0 0 0 0 0 1 0 0 0 Y1 0 0 0 1 0 1 0 0 Y2 0 0 0 0 0 0 1 0 Y3 0 0 0 0 0 0 0 1 S1 0 0 1 1 S0 0 1 0 1 Y0 I 0 0 0 Y1 0 I 0 0 Y2 0 0 I 0 Y3 0 0 0 I

El circuito lgico combinacional, con compuertas A-O-N, se muestra en la fig. 2.43. Decodificador [Decoder].- Disear un decoder de 2-a-4 [dos lneas de entrada: I1, I0, y 4 lneas de salida: Y0, Y1, Y2 y Y3]. En este ejemplo se utilizar una lnea adicional de habilitacin [G], fig. 2.44. Tambin se muestra la tabla de funcin del decoder 2-a-4, juntamente con las ecuaciones booleanas para las funciones de salida y las ecuaciones de las variables de salida.

G 0 1 1 1 1

I1 X 0 0 1 1

I0 X 0 1 0 1

Y0 0 1 0 0 0

Y1 0 0 1 0 0

Y2 0 0 0 1 0

Y3 0 0 0 0 1

El circuito lgico combinacional, con compuertas A-O-N, se muestra en la fig. 2.45.

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[G1], esto reduce la necesidad de compuertas o inversores externos cuando se desea expandir. La fig. 2.46 muestra la distribucin de pines y el smbolo esquemtico del Demux/Decoder 3-8. La tabla de funcin se muestra a continuacin.

Al comparar el diagrama de bloques y el circuito A-O-N del DEMUX con los del decodificador que se acaban de disear, se deduce que estructuralmente son iguales, por eso se los conoce como Decoder/DEMUX, debido a que cumplen exactamente la misma funcin. En los manuales de los fabricantes constituyen un mismo circuito, solamente que se debe tener cuidado de cmo utilizar las entradas.
FIG U R A 2.4 6 CI-74LS138 DECODER/DEM ULTIPLEXER 3-8

CI-74138.- Decoder/Demultiplexer 3-8. Diseado para aplicaciones de alta velocidad como: decodificadores de direccin de memorias o en aplicaciones que requieren enrutamiento de datos. El CI-74138 decodifica 1 de 8 lneas dependiendo de las condiciones de 3 entradas de seleccin [C, B, A] y de 3 entradas de habilitacin [G1, G2A, G2B], 2 de ellas con nivel activo bajo [G2 = G2AG2B en la tabla de funcin del CI-74138] y una con nivel activo alto Carlos Novillo Montero Can

EN TR A D A S H A B ILITA CI N G1 X 0 1 1 1 1 G2 1 X 0 0 0 0 C X X 0 0 0 0 S ELE CCI N B X X 0 0 1 1 A X X 0 1 0 1 YO 1 1 0 1 1 1 Y1 1 1 1 0 1 1 Y2 1 1 1 1 0 1 Y3 1 1 1 1 1 0 Y4 1 1 1 1 1 1 Y5 1 1 1 1 1 1 Y6 1 1 1 1 1 1 Y7 1 1 1 1 1 1 SA LID A S

Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0

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CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I EN TR A D A S H A B ILITA CI N G 1 0 SELECCI N B X 0 0 1 1 A X 0 1 0 1 Y0 1 0 1 1 1 SA LID A S Y1 1 1 0 1 1 Y2 1 1 1 0 1 Y3 1 1 1 1 0

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CI-74139.- Decoder/Demultiplexer 2-4 [fig. 2.44]. Dispone de 2 decodificadores individuales de 2-lineas a 4-lneas, en un solo paquete. La entrada de habilitacin de nivel activo bajo se la puede utilizar como una lnea de datos en aplicaciones de multiplexado. La fig. 2.47 muestra el smbolo del Demux/Decoder 2-4 adjunto a la tabla de funcin que da el fabricante.

0 0 0

Aplicaciones de los Decodificadores.- Puesto que los decodificadores generan todos los minterms, por ejemplo Y0 genera el minterm m0, etc. [fig. 2.48], se los puede utilizar para generar funciones booleanas expresadas en la forma cannica disyuntiva.

El nmero de variables de la funcin booleana indica el tipo de decodificador que se requiere; por ejemplo, para implementar una funcin de 3variables de entrada, se requiere de un decodificador de 3-8, como en el siguiente ejemplo.
FIG U R A 2.4 7 CI-7 4 LS 1 3 9 2 D EC O D ER /D EM U X 2-4

Carlos Novillo Montero

Can

Carlos Novillo Montero

Can

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entonces el decodificador de 3-a-8, es decir 3-lneas de entrada y 8-lneas de salida, cada salida genera un trmino mnimo. Para esta funcin se requieren las salidas Y1 = m1; Y2 = m2; Y4 = m4 y Y6 = m6. de modo que F<C,B,A> = Y1 + Y2 + Y4 + Y6

para F2. Se ha incluido la tabla de verdad para facilitar la implementacin.

EN TRA D A S D C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

SA LID A S F1 1 0 0 1 0 0 1 1 0 1 0 0 1 0 0 1 F2 0 1 0 1 0 0 1 0 0 0 1 1 1 1 0 1

La fig. 2.49 muestra la implementacin de la funcin booleana pedida, para esto se utiliz un decodificador de 3-a-8. Ejemplo.- Utilizar un decodificador del nmero de entradas adecuado, para implementarun circuit o que genere las siguientes funciones lgicas.

0 0 0 0 0 0 0 0 1 1 1 1 1

El circuito de la fig. 2.50 muestra el generador de funciones booleanas pedido, se utiliza un decodificador de 4-8 con salidas de nivel activo alto, una compuerta OR para la funcin F1 y otra Carlos Novillo Montero Can Carlos Novillo Montero

1 1 1

Can

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Decodificador [Decoder].- Es un circuito combinacional que convierte informacin binaria de n-bits de entrada a un mximo de 2n lneas de salida nica. Codificador [Encoder].- Es una funcin digital que produce una operacin inversa a la de un decodificador. Un codificador tiene 2n lneas de entrada y n lneas de salida. Codificador de Prioridad.- El problema de los codificadores estudiados, es que se debe activar [habilitar] una sola entrada a la vez, porque de lo contrario, en las salidas , se producirn errores. Para evitar este problema sa han diseado los codificadores con prioridad, en los cuales, cuando se habilita ms de una entrada, en la salida se obtiene el cdigo de la entrada de mayor valor [prioridad]. Los CI-74147 y 74148 son codificadores con prioridad BCD y octal respectivamente. CI-74147.- Es un codificador de prioridad de 10lneas decimales a 4-lneas BCD [fig. 2.51]. Sus aplicaciones son: codificadores de teclado y seleccin de rango.

FIG U RA 2.5 1 CI-7 4 1 4 7 CO D IFICA D O R CO N P RIO R ID A D D E 10 -LN EA S D E CIM A L ES A 4 -LN E A S B C D

A continuacin se indica la tabla de funcin dada por el fabricante. Se observa que las entradas se habilitan con nivel activo bajo [0] y que las salidas generan el complemento del valor BCD correspondiente.
EN TR A D A S 1 1 X X X X X X X X 0 2 1 X X X X X X X 0 1 3 1 X X X X X X 0 1 1 4 1 X X X X X 0 1 1 1 5 1 X X X X 0 1 1 1 1 6 1 X X X 0 1 1 1 1 1 7 1 X X 0 1 1 1 1 1 1 8 1 X 0 1 1 1 1 1 1 1 9 1 0 1 1 1 1 1 1 1 1 D 1 0 0 1 1 1 1 1 1 1 SA LID A S C 1 1 1 0 0 0 0 1 1 1 B 1 1 1 0 0 1 1 0 0 1 A 1 0 1 0 1 0 1 0 1 0

CI-74148.- Es un codificador de prioridad de 8-lneas de datos a 3-lneas binarias u octal [fig. 2.52]. Para conexiones en cascada se han proporcionado las entradas de habilitacin EI y de salida EO para la Carlos Novillo Montero Can Carlos Novillo Montero Can

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expansin octal sin necesidad de circuitera externa. Aplicaciones: codificadores de N-bits, convertidores y generadores de cdigo. A continuacin se muestra la tabla de funcin, en la que X significa no importa o irrelevante y GS es la bandera de prioridad.

[8-bits de datos ms 1-bit de paridad] [fig. 2.53]. Las salidas odd/even [impar/par] y las entradas de control facilitan la operacin en cualquier aplicacin par o impar.

FIG U RA 2.5 3 D E 9-B its FIG U RA 2.5 2 CI-7 4 1 4 8 CO D IFICA D O R C O N P R IO R ID A D D E 8-LN EA S D E D A TO S A 3-LN EA S B IN A R IA S

CI-7 4 1 8 0 G EN ER A D O R /CH EQ U EA D O R D E P A R ID A D /IM P A RID A D

EN TR A D A S de 1 s en EN TR A D A S EI 1 0 0 0 0 0 0 0 0 0 O X 1 X X X X X X X 0 1 X 1 X X X X X X 0 1 2 X 1 X X X X X 0 1 1 3 X 1 X X X X 0 1 1 1 4 X 1 X X X 0 1 1 1 1 5 X 1 X X 0 1 1 1 1 1 6 X 1 X 0 1 1 1 1 1 1 7 X 1 0 1 1 1 1 1 1 1 A2 1 1 0 0 0 0 1 1 1 1 SA LID A S A1 1 1 0 0 1 1 0 0 1 1 A2 1 1 0 1 0 1 0 1 0 1 GS 1 1 0 0 0 0 0 0 0 0 EO 1 0 1 1 1 1 1 1 1 1 A ha sta H PAR IM P A R PAR IM P A R X X PAR 1 1 0 0 1 0 IM P A R 0 0 1 1 1 0

SA LID A S PAR 1 0 0 1 0 1 IM P A R 0 1 1 0 0 1

CI-74180 [Chequeador/Generador de Paridad].- Es un chequeador/generador de paridad par/impar de 9-bits Carlos Novillo Montero Can

Dependiendo de si est generando o chequeando paridad o imparidad, las entradas par o impar pueden usarse como la entrada de paridad o el noveno bit. La capacidad de la longitud de una palabra puede expandirse fcilmente conectndolos en cascada. [Este tipo de red combinacional se estudi en el captulo Carlos Novillo Montero Can

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1]. En la fig. 2.53, E = Even = Par; O = Odd = Impar; en la tabla, EI = Even Input, OI = Odd Input. Comparador de Magnitud.- En muchas aplicaciones de sistemas digitales, es necesario saber la relacin que existe entre 2 cantidades y en base a ello tomar una decisin, en el caso de los lenguajes de programacin se hace mediante la proposicin IF, o alguna instruccin similar. La fig. 2.54 muestra el diagrama de flujo de la instruccin IF A > B THEN. Si no se cumple la condicin, el programa salta a otra parte del programa; si se cumple contina con la siguiente instruccin. Otro ejemplo se da en los microcontroladores de la serie 8051/52, con la instruccin CJNE A,#datos,rel, que Compara-Salta-si-No-es-Igual (A datos) una cantidad de pasos igual a rel. Ver fig. 2.55.

se hace el diseo de un comparador de magnitud para nmeros de 2-bits cada uno [A = A1A0 y B = B1B0]. Las salidas [A > B; A = B; A < B] toman el valor 1L cuando se cumple la condicin respectiva y 0L en cualquier otro caso. En la siguiente tabla de verdad se muestra la informacin de este comparador de magnitud. Abajo se presentan las ecuaciones booleanas en su forma cannica disyuntiva.
EN TR A D A S B1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 B2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 1 1 A1 0 0 1 1 0 0 1 1 0 0 1 1 A0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 A > B 0 1 1 1 0 0 1 1 0 0 0 1 0 0 0 0 SA LID A S A = B 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 A < B 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0

La comparacin de la magnitud de dos cantidades puede realizarse con circuitos lgicos que permitan comparar dos nmeros binarios (A y B) y cuya salida indique cuando A > B, A = B o A < B. Como ejemplo Carlos Novillo Montero Can

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CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I ENTRADAS DE COMPARACIN A3, B3 A3 > B3 A2 < B2 A3 = B3 A2, B2 X X A2 > B2 A2 < B2 A1, B1 X X X X A0, B0 X X X X X X A0 > B0 A0 < B0 A0 = B0 A0 = B0 A0 = B0 A>B X X X X X X X X 1 O O ENTRADAS EN CASCADA A=B X X X X X X X X O 1 O A<B X X X X X X X X O O 1 A>B 1 O 1 O 1 O 1 O 1 O O

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SALIDAS A=B O O O O O O O O O 1 O A<B O 1 O 1 O 1 O 1 O O 1

CI-7485 Comparador de Magnitud.- [Para nmeros de 4bits] Este comparador de magnitud es un circuito lgico combinacional que permite comparar la magnitud de dos cantidades binarias y genera tres salidas: una para indicar si A es mayor que B [A > B], otra para indicar si A es igual a B [A = B] y una tercera para indicar si A es menor que B [A < B].

A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3

A2 = B2 A1 > B1 A2 = B2 A1 > B1 A2 = B2 A1 = B1 A2 = B2 A1 = B1 A2 = B2 A1 = B1 A2 = B2 A1 = B1 A2 = B2 A1 = B1

8 5 , LS 85 , S 85 A3 = B3 A3 = B3 A3 = B3 A2 = B2 A1 = B1 A2 = B2 A1 = B1 A2 = B2 A1 = B1 A0 = B0 A0 = B0 A0 = B0 X 1 O L85 A3 = B3 A3 = B3 A3 = B3 FIG U R A 2.5 6 CI-7 4 8 5 CO M P A R A D O R D E M A G N ITU D D E 4-B its A3 = B3 A3 = B3 A2 = B2 A1 = B1 A2 = B2 A1 = B1 A2 = B2 A1 = B1 A2 = B2 A1 = B1 A2 = B2 A1 = B1 A0 = B0 A0 = B0 A0 = B0 A0 = B0 A0 = B0 O 1 1 1 O 1 O 1 1 O 1 1 1 O O O 1 1 1 O 1 O 1 1 O 1 1 1 O O X 1 O 1 O O O O 1 O O 1 1 O O

La fig. 2.56 muestra la distribucin de pines del CI-7485, a continuacin se muestra la tabla de funcin proporcionada por el fabricante.

Diseo con Circuitos MSI. Muchas aplicaciones


requieren circuitos lgicos MSI, en ellos puede verse que el diseo tradicional en base a tablas de verdad y mtodos de simplificacin ya no puede aplicarse. Lo importante, en este caso, es conocer las diferentes funciones lgicas y los tipos de CI disponibles en el mercado y utilizarlos con ingenio Carlos Novillo Montero Can

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y creatividad. Esto se podr observar en los siguientes casos que se presentan para que el alumno los estudie a profundidad y saque sus propias conclusiones. Ejemplo 1.- En base al CI-74139 [decodificador 2-a-4lneas] construir un decodificador 4-a-16-lneas. Una posible solucin se muestra en la fig. 2.57.

cerradas los LEDs estarn apagados; cuando se abra una de las puertas, el LED correspondiente a esa puerta debe encenderse. La solucin se muestra en la fig. 2.58. El contador sirve para monitorizar en forma continua la posible apertura de una o ms puertas.

FIG UR A

2.5 8

EJEM P LO 2

Ejemplo 2.- Utilizar un MUX y un DEMUX para hacer un control remoto que detecte la apertura de 8-puertas de una vivienda. Mientras las puertas estn Carlos Novillo Montero Can

Ejemplo 3: Incremento del nmero de bits del un comparador de magnitud .- La fig. 2.59 muestra una forma de obtener un comparador de magnitud para nmeros de 8-bits mediante el uso del CI-7485. Para Carlos Novillo Montero Can

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mayor nmero de bits, el fabricante da, en el manual, otra alternativa para optimizar el tiempo de respuesta.

Ejemplo 4.- El circuito de la fig. 2.60 acepta en sus entradas dos nmeros de un dgito-BCD cada uno [A3A2A1A0] y [B3B2B1B0]. En el display de ctodo comn se muestra el mayor de ellos. Analizar el comportamiento del circuito.

FIG UR A 2 .6 0

EJEM P LO 4

Ejemplo 5.- Mediante el uso de CIs MSI, disear un circuito lgico que disponga de 2-entradas [A y B] cada una de las cuales recibe un nmero de 1-dgito codificado en BCD y una entrada de seleccin [S], de manera que cuando S = 0 en la salida [Y] de 4-bits aparezca el menor entre A y B y que cuando S = 1, la salida muestre el nmero mayor entre A y B; en caso de que A = B, la salida se debe blanquear. El resultado debe aparecer en un display de 7-segmentos de nodo comn.

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FIG UR A 2 .6 1

EJEM P LO 5

Ejemplo 6.- Disear un circuito lgico que disponga de 4-entradas [A, B, C y D] cada una de las cuales recibe un nmero de 1-dgito codificado en BCD y una salida [Y] de 4-bits. En la salida debe aparecer el nmero de mayor magnitud de los 4 de las entradas. El resultado debe aparecer en un display TIL 311. La fig. 2.62 muestra el circuito pedido, a la izquierda se muestran dos comparadores de magnitud para comparar entre A y B, el primero y entre C y D en segundo, a continuacin se usan multiplexers para escoger entre los nmeros sealados por los comparadores; el siguiente comparador y el multiplexer de la derecha determinan cual es el nmero mayor de entre los 4 de las entradas.

FIG UR A 2 .6 2

EJEM P LO 6

Ejemplo 7.- Disear un circuito lgico que disponga de 2-entradas [A y B] cada una de las cuales recibe un nmero de 1-dgito codificado en BCD y una entrada de seleccin [S], de manera que cuando S = 0 en la salida [Y] de 4-bits aparezca el menor entre A y B y que cuando S = 1, la salida muestre la suma entre A y B [utilice un LED para mostrar las decenas (Carry)]. El resultado debe aparecer en un display TIL311.
S 0 1 FU N CI N SA LE EL M EN O R SA LE LA SU M A

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CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I S1 0 0 1 1 S0 0 1 0 1 FU N CI N

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La solucin se muestra en la fig. 2.63.

En el display sale el menor entre A y B En el display sale el mayor entre A y B En el display sale la suma [A + B] y en un LED rojo el carry En el display sale A, solo si A > B, en otro caso sale 0

La solucin se muestra en la fig. 2.64.

FIG UR A 2 .6 3

EJEM P LO 6

Ejemplo 8.- Utilizar dispositivos MSI, y las compuertas adicionales que requiera, para disear un circuito combinacional cuyas entradas son dos nmeros binarios de 4-bits cada uno A [A3A2A1A0] y B [B3B2B1B0] y dos lneas de seleccin de funcin [S1 y S0] que cumpla con la tabla que se indica a continuacin. La salida consistir de un display hexadecimal con decodificador incluido [TIL 311], un LED rojo que se encender solamente cuando haya un exceso [carry] en la opcin de suma y un LED verde que deber encenderse en caso de que A = B. Carlos Novillo Montero Can

FIG UR A 2 .6 4

EJEM P LO 8

Sugerencia.- Analice las soluciones propuestas para cada uno de los ejemplos y comp8uebe la funcin que ellos cumplen. Modifique el circuito de la fig. 2.63 para que cuando [S1 = S0 = 1] en el display salga B, siempre que B < A y en cualquier otro caso salga 0, todas las dems opciones siguen igual. Carlos Novillo Montero Can

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Ejercicios Propuestos 1. Disear un circuito digital detector de paridad impar de 4-entradas, utilice un multiplexer del nmero de entradas adecuado. Implementar el mismo circuito pero con un decoder del nmero de entradas adecuado. Utilice el CI-7483 para implementar un sumador BCD para nmeros de 3-dgitos BCD cada uno. El resultado debe presentarlo en displays de nodo comn. Disear un decodificador de BCD-a-7 segmentos para un display de ctodo comn. Implemente el circuito utilizando compuertas NAND. Muestre los bloques principales que, segn su criterio, debe tener una calculadora que realiza las cuatro operaciones bsicas. Utilice un mismo decodificador del nmero de entradas adecuado para implementar las siguientes funciones booleanas.

6.

2.

Mediante el uso de circuitos integrados MSI, disear e implementar un circuito lgico que disponga de 2-entradas [A y B] cada una de las cuales recibe un nmero de 1-dgito codificado en BCD, de manera que en la salida [Y] de 4-bits aparezca el mayor entre A y B, en cualquier otro caso debe salir cero. El resultado debe mostrarse en un display de 7-segmentos de nodo comn. En un manual de CI-TTL, consultar los convertidores de BCD a BIN. Implementar un circuito lgico que realice la conversin de 6-bits BCD a su equivalente BIN. Repita el problema anterior, pero para la conversin de BIN a BCD. Implementar un circuito lgico que realice la conversin de 6-bits BIN a su equivalente BCD.

7.

3.

8.

4.

9.

5.

10. Implementar un circuito lgico que realice la conversin de 8-bits BIN a su equivalente BCD. 11. Utilizar dispositivos MSI, y las compuertas adicionales que requiera, para disear un circuito combinacional cuyas entradas son dos nmeros expresados en binario natural [BIN] de 4-bits cada uno A [A3A2A1A0] y B [B3B2B1B0] y dos

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lneas de seleccin de funcin [S1 y S0] que cumpla con la tabla que se indica a continuacin. La salida consistir de un display hexadecimal con decodificador incluido [TIL 311], un LED rojo que se encender solamente cuando haya un exceso [carry] en la opcin de suma aritmtica y un LED verde que deber encenderse en caso de que A = B.
S1 0 0 1 1 S0 0 1 0 1 FU N CI N

En el display sale la suma aritmtica de A y B En el display sale el mayor entre A y B En el display sale la funcin XOR entre [A + B] En el display sale A, solo si A > B, en otro caso sale 0

NOTA: No deje nada indicado, muestre todo el proceso de diseo para cada uno de los problemas, muestre el circuito completo e indique todas las conexiones.
D :\D IG ITA LES \S D -Ca p 2.w p d Revisin : Sep tiem b re - 2 00 8

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Multivibradores Biestables
Existen 3-tipos de multivibradores.
MONOESTABLE.- Un estado estable y uno semi-estable BIESTABLE.AESTABLE.Dos estados estables Ningn estado estable [oscilador]

instante nico. La fig. 3.1 es un ejemplo de un dispositivo combinacional, en este caso para activar la clave, no importa el orden en que se pongan los nmeros de dicha clave, lo nico que interesa es el valor correcto.

Los circuitos estudiados hasta ahora son dispositivos lgicos combinacionales, cuyos niveles de salida, en cualquier instante dependen de los niveles presentes en las entradas en ese momento. Es decir, cualquier cambio que ocurra en las entradas tiene un efecto inmediato en las salidas [si se desprecia el retardo natural de los elementos fsicos]. Cualquier condicin anterior en los niveles de las entradas no tiene efecto en las salidas. Los circuitos combinacionales no tienen realimentacin y no disponen de elementos para almacenar informacin [memoria].

FIG U R A 3.1 DISPOSITIVO CO M B IN A CIO N A L

Circuito Secuencial.- El valor actual de las salidas


depende no slo del valor actual de las entradas, sino tambin de la historia del sistema. Es decir, las variables de salida dependen del tiempo.

Circuito Combinacional.- En cualquier momento dado,


el valor actual de las salidas est determinado exclusivamente por el valor actual de las entradas. En otras palabras, las variables de salida del sistema no dependen del tiempo. Se sobre entiende que los valores de todas las variables son esos en algn
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FIG U R A 3 .2

Un

circuito

secuencial

tiene

realimentacin
Can

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elementos de memoria para almacenar la informacin. La fig. 3.2 muestra un ejemplo de dispositivo secuencial, para que la comunicacin con otro telfono se inicie, es necesario que se marque el nmero correcto y en la secuencia correcta. En la prctica, la mayora de los sistemas digitales est constituido por circuitos combinacionales y multivibradores biestables como puede verse en la fig. 3.3. En un sistema digital general hay una realimentacin en el sistema, por tanto, las salidas dependen tanto del valor actual de las entradas como de los valores anteriormente almacenados en el circuito de la memoria. El elemento de memoria ms importante es el multivibrador biestable, tambin conocido como flip-flop.

circuito de un flip-flop [FF] bsico implementado con compuertas NAND [tambin pueden utilizarse compuertas NOR].

FIG U R A 3.4

FIG U R A

3 .3

C IR C U ITO S EC U EN C IA L S IN C R N IC O

Multivibrador Bsico con Compuertas NAND


Flip-Flop S-R Asincrnico.- En la fig. 3.4 se muestra el
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El FF bsico est constituido por dos compuertas NAND con dos entradas de datos: Set y Reset [S, R] y dos salidas: Q y que realimentan, en forma cruzada, a las entradas de las compuertas. La principal caracterstica de los FFs es que sus salidas sean complementarias. En los circuitos secuenciales el tiempo es un factor importante, en los FFs hay que diferenciar claramente el valor que tiene la salida antes de que se establezcan las nuevas condiciones en las entradas y que, en este caso, se llamar Q<t> [Qn o Q0, etc.] y el valor que tomar la salida despus de que establezcan las nuevas condiciones de las entradas y que se denomina Q<t+1> [Qn+1, Q1, etc.]. Debido a la realimentacin, Q<t> se constituye en una entrada al circuito del FF. Por tanto, la tabla de verdad [tabla de funcin] para este FF, es la que se indica a continuacin. La fig.3.5 muestra el smbolo
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o esquemtico del FF - SR asincrnico.


EN TR A D A S S O O O O FIG U R A 3.5 1 1 1 1 R O O 1 1 O O 1 1 O 1 O 1 O 1 O 1 1 1 1 1 O O O 1 1 1 O O 1 1 1 O SA LID A S

Sin embargo, cuando S = 0 y R = 0, las dos salidas tienen en mismo valor: 1L, y no son complementarias, razn por la cual esta opcin no est permitida, es decir es una condicin prohibida, que debe evitarse para que este FF funcione adecuadamente.

E N T R AD A S S O O 1 R O 1 O 1

S A LID A S Q <t+1> 1 1 O Q <t> 1 O IN G RE S O D E D A TO S 1 A LM A C E N A JE D E D ATO S C ON D IC I N PR O H IBID A

De la tabla de funcin del FF S-R asincrnico puede obtenerse la ecuacin de Q<t+1>, en funcin de S, R y Q<t>.

En la tabla se observa que cuando S = 0 y R = 1, Q<t+1> = 1, sin importar el valor de Q<t>; as mismo, cuando S = 1 y R = 0, Q<t+1> = 0, sin importar el valor de Q<t>, de modo que estas dos condiciones de las entradas permiten el ingreso del dato que se quiere almacenar. Tambin, en la tabla se observa que cuando S = 1 y R = 1, Q<t+1> = Q<t>, condicin que permite mantener almacenado el ltimo dato que ingres al FF.
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La informacin contenida en la tabla original se da en forma condensada en la tabla anterior. Algunos autores usan la nomenclatura Qn y Qn+1 en vez de Q<t> y Q<t+1> respectivamente. La fig. 3.6 muestra cmo sera la respuesta del flipflop S-R asincrnico para diferentes valores de las entradas S-R. Al final se puede observar que cuando las entradas S y R son igual a 0 simultneamente, las dos salidas se ponen en 1, lo cual no corresponde con que sean complementarias; cuando las dos entradas regresan a 1, en las salidas no se sabe cul ser su estado final, por esta razn, la condicin S = R = 0, no est permitida, debido a que en la salida se genera una inestabilidad.
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pueden causar molestias en dispositivos electrnicos de alta velocidad, puesto que producen ruido y por esta razn hay que eliminarlos. La fig. 3.8 muestra un flip-flop S-R bsico utilizado para eliminar los rebotes. En la fig. 3.9 se muestran las formas de onda en el interruptor y en las salidas del FF-SR.

FIG U R A

3.6

Eliminacin de los Rebotes de los Contactos [Debouncing].En muchas aplicaciones se utilizan interruptores como el que se muestra en la fig. 3.7 para generar seales digitales.

FIG U R A

3.7

CI-74279.- En el mercado existe el CI-74279 que tiene 4 flip-flops SR como se indica en la fig. 3.10 y la tabla de funcin se indica a continuacin.

Debido al coeficiente de elasticidad que tienen los materiales, el interruptor no hace un contacto slido y definitivo cuando se cierra sino que rebota varias veces [durante algunos milisegundos] hasta que queda en reposo conectando la S a tierra. Estos rebotes
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Para evitar que se almacene informacin no deseada, se pueden agregar 2-compuertas en las entradas del FF S-R asincrnico, como se muestra en la fig. 3.11. La funcin de estas compuertas es controlar el instante en que las seales S-R estn habilitadas para producir algn efecto en las salidas Q y .
CK FIG U R A 3.1 0 a) b) c) 0 1 EN TR A D A S ^ 1 0 1 0 1 1 0 0 SA LID A Q Q0 1 0 1* X 0 0 0 0 1 1 1 1 X 0 0 1 1 0 0 1 1 X 0 1 0 1 0 1 0 1 0 1 0 0 1 1 1 1 1 A LM A CENA D A TO 0 1 1 IN G RESA D A TO 0 0 1 CO N D . P R O H IB . 1 1 A LM A CENA D A TO S R Q < t> Q < t+ 1>

*Este nivel de salida es seudo estable; esto es, puede no persistir cuando 1 las entradas regresen a su nivel inactivo [1L ], tambin se conoce como 1 condicin prohibida. 1 ^Para los FFs S-R con doble entrada , 1 significa que ambas entradas 1 deben ser 1 y 0 significa que una o ambas entradas son 0. 1 QO = nivel de Q antes de que se establezcan las condiciones de entrada indicadas = Q<t>.
1

FF S-R Sincronizado por Reloj.- En el FF S-R asincrnico, puede darse el caso de que seales indeseables ingresen por las entradas S-R y generen a la salida informacin no vlida.

FIG U R A

3 .1 1

En este caso, el ingreso de los datos est sincronizado con una seal de reloj, de modo que cuando la entrada de reloj es 0L, los datos de las entradas S y R no tienen ninguna influencia en la salida que mantiene su estado anterior [Q<t>] sin importar el valor de S o R o de la salida anterior; la tabla anterior muestra el comportamiento del FF S-R sincrnico. La fig. 3.12 corresponde al smbolo del FF-SR sincrnico; tambin se incluye la tabla de funcin simplificada de este FF.

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CA P TU LO 3 - M U LTIVIB R A D O R ES B IES TA B LES CK O 1 1 FIG U R A 3 .1 2 1 1 S X O O 1 1 R X O 1 O 1 Q <t> Q <t> O 1

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1 O

CO N D ICI N P R O H IB ID A

Mientras la seal de reloj sea 0L, las salidas del FF mantienen la informacin anteriormente almacenada, sin importar los cambios que puedan ocurrir en S y R. Para almacenar un dato, es necesario que la seal de reloj est en 1L, en cuyo caso, con S = 0 y R = 1 la salida Q<t> se pone en OL; con S = 1 y R = 0, Q<t> = 1L; con S = 0 y R = 0, la salida mantiene la informacin anterior [Q<t + 1> = Q<t>]; con S = 1 y R = 1, se presenta la condicin prohibida o inestable. Se dice que este FF tiene entradas sincronizadas, porque el intervalo de muestreo puede ser temporizado para que coincida con la aparicin de la informacin deseada en las entradas S y R. Las seales de entrada Set y Reset no necesitan ser pulsos o cambios momentneos de nivel. En este caso es la seal de reloj la que cumple ese trabajo. Esta es una caracterstica muy importante cuando las entradas S y R provienen de otro circuito lgico. Como en el caso del FF-SR asincrnico, se puede obtener la ecuacin de Q<t>.

FF Tipo D o Retenedor de Datos [Data Latch].- Una manera de evitar la condicin prohibida o inestable es con el FF tipo D [Data Latch o retenedor de datos] que se muestra en la fig. 3.13, la funcin del inversor [compuerta 5] es hacer que las entradas S y R, siempre sean el complemento la una de la otra, de esa forma nunca se tendr la condicin prohibida [S = 1 y R = 1]. Este circuito tiene una sola entrada de datos y una seal de reloj. De esta manera se puede ingresar un 0L o 1L como se indica en la siguiente tabla de verdad.

FIG U R A

3 .1 3

D 0 1 X

CK 1 1 0

Q <t> 0 1 Q <t> b) FIG U R A N 3 .1 4 a)

La fig. 3.14 (a) muestra una modificacin del FF


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tipo-D y la fig. 3.14 (b) corresponde al smbolo esquemtico. Al retenedor de datos se lo usa con frecuencia para almacenar informacin proveniente de contadores y computadores hasta que se realice una lectura.
1)

FIG U R A

3 .1 6

LA S C O M P U E RTA S 3 Y 4 SE C IE R RA N A IS LA N D O EL S LA V E D E L M A S T ER . LAS CO M P UERTA S 7 Y 8 SE A B REN HA B ILITAN D O LA S ENTRA D A S S Y R D EL M A S T ER . LA S CO M P U ER TA S 7 Y 8 SE CIER R A N D ESH A B ILITANDO LAS ENTRADAS DEL M A S T ER . LAS CO M P UERTA S 3 Y 4 SE A B REN CO N ECTAN D O EL M A STER AL SLA VE.

FF S-R Master-Slave [Maestro-Esclavo].- Est construido con 2-FFs S-R sincrnicos conectados en cascada: uno para mantener el estado de la salida [Slave] y otro para guardar la informacin de las entradas [Master], presente al comienzo del pulso de reloj para posteriormente transferirla a la salida del FF. Como se muestra en la fig. 3.15.

2) 3) 4)

FIG UR A

3.15

FLIP -FLO P RS M A ESTRO -ESCLAVO

El FF S-R master-slave cumple la misma tabla de verdad del FF S-R sincrnico. La operacin del FF SR/M-S a travs de un pulso completo de reloj [fig. 3.16] se describe a continuacin.

Descripcin del Funcionamiento del FF S-R Master-Slave a travs de un Pulso de Reloj.- La entrada de reloj normalmente est en 0L lo que mantiene en 1L las salida de las compuertas 7 y 8, esto evita que los cambios en las entradas S y R tengan algn efecto en el circuito. Con un 1L en cada entrada, el flip-flop formado por las compuertas 5 y 6 puede estar en cualquier estado. El FF slave ser reconocido como el circuito de memoria sincrnico al que el FF master le proporciona las seales de entrada con la seal de reloj invertida. Cuando la entrada de reloj es 0L, la salida de la compuerta 9 es 1L de manera que las compuertas 3 y 4 estn abiertas. De donde el FF de las compuertas 1 y 2 estar en el mismo estado del FF de las compuertas 5 y 6 del FF-master. El nivel 0L de la seal de reloj est conectado, a travs de una resistencia de 220, a la entrada de la compuerta 9. Esto hace que la compuerta 9 est un poco ms prxima al estado 1L que las compuertas 7
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y 8 [fig. 3.17]: cuando la fuente V es 0V, la base del transistor est polarizada directamente e IB . 1mA, esta corriente circula por el emisor del transistor, en cuyo caso, el voltaje en el punto X es . 0,2V ms alta que el valor de CK. Cuando se aplica el pulso de reloj, ocurre una secuencia de 4 pasos.

tabla de verdad del FF sincrnico. Tercero, el pulso de reloj empieza a descender cerrando las compuertas 7 y 8 que aslan el FF master de las entradas S y R. Cuarto , la compuerta 9 recibe un 0L en su entrada, lo que permite abrir las compuertas 3 y 4. En este momento las salidas del FF master se transfieren al FF slave y aparecen en los terminales del circuito.

CK 0

S X O O

R X O 1 O 1 Q <t> Q <t> O 1 1 O

F IG U R A 3.1 7 CIR CU ITER A UN A ENTRA D A TTL

DE

1 1

CO N D ICI N P R O H IB ID A

Primero , cuando el reloj se hace positivo, debido a la resistencia de 220 antes mencionada, la compuerta 9 alcanza el estado 1L antes que las compuertas 7 y 8. Un 1L a la entrada de la compuerta 9 produce un 0L en su salida que cierra las compuertas 3 y 4 y asla el FF slave del master. Este aislamiento ocurre antes de que pueda darse algn cambio en el estado del master. As el estado del FF master se almacena en las salidas Q y del slave. Segundo , las compuertas 7 y 8 se abren con la seal de reloj y la informacin de las entradas S y R determina el estado del FF master de acuerdo con la
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De esta manera, los cambios de la salida no ocurren hasta que haya terminado el pulso de reloj. Por esta razn, los efectos de los cambios de la salida no pueden aparecer en los terminales de entrada durante el pulso de reloj; es decir, durante el pulso de reloj los datos de los terminales S y R deben permanecer estables. La tabla de verdad anterior muestra el comportamiento del FF S-R master-slave. FF J-K Master-Slave .- Este tipo de FF ofrece una gran versatilidad, evita problemas de temporizacin, condicin prohibida y formas de onda independientes
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del acoplamiento DC. La fig. 3.18 muestra el circuito del FF - JK maestro-esclavo implementado con compuertas NAND y la fig. 3.19 corresponde al smbolo esquemtico del FF-JK.

de diseo junto con el FF tipo D. La ecuacin de este FF se deduce de la tabla de funcin para CK = 1 y se indica a continuacin.

CK 0

J X 0 0 1

K X 0 1 0 1 Q <t> 0 1

1
0

FIG U R A FIG UR A 3.18 FF - JK M A ESTRO -ESCLAVO

3 .1 9 1

CK 0

J X 0 0 0 0 1 1 1 1

K X 0 0 1 1 0 0 1 1

Q < t> X 0 1 0 1 0 1 0 1

Q < t+ 1>

0 1 0 0 1 1 1 0

1 0 1 1 0 0 0 1

El FF J-K master-slave, es el mismo que el S-R Master-Slave excepto que las salidas estn conectadas en forma cruzada a las entradas para obtener una operacin de complemento [Toggle], cuando J = 1L y K = 1L. La tabla de verdad anterior muestra la funcin del FF J-K M-S. Tablas de excitacin de los FFs JK y tipo D.- En ocasiones conviene saber lo que se debe poner en las entradas de los flip flops, por ejemplo del JK para obtener un valor de Q<t+1> deseado. Para esto se elabora las tablas de excitacin de dichos flip flops, en este caso de los flip flops JK y D. En las tablas se observa que para mantener el valor 0L en la salida del flip flop JK [Q<t> = 0 y Q<t+1> = 0], hay que pone 0L en J y no importa X en K; mientras que en el flip flop
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En esta tabla se observa que este tipo de FF no tiene condiciones prohibidas, cuando J = K = 1, la salida prxima es el complemento del estado anterior, por tanto este es el FF que se utilizar para aplicaciones
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tipo D en la entrada hay que poner 0. De esa manera se contina el anlisis.


Q < t> 0 0 1 1 Q < t+ 1> 0 1 0 1 J 0 1 x x K x x 1 0 Q < t> 0 0 1 1 Q < t+ 1> 0 1 0 1 D 0 1 0 1

tipo T.
CK T 0 0 1 1 Q < t> 0 1 0 1 Q < t+ 1> 0 1 1 0 J 0 X 1 X K X 0 X 1 D O 1 1 O

TA B LA S D E EX CITA CI N D E LO S FLIP -FLO P S J-K Y TIP O D

Para el Flip-Flop JK Para el Flip-Flop El FF-T se lo obtiene de un FF-JK manteniendo las entradas J y K en 1L. La fig. 3.21 muestra cmo puede obtenerse un FF-T a partir de un FF-D. Los FFs-T se utilizan a menudo en contadores asincrnicos y divisores de frecuencia.

Flip-Flop tipo T .- El FF-T es una versin de una sola


entrada del FF-JK. El FF-T se obtiene cortocircuitando las entradas J y K. La denominacin T proviene de la propiedad del FF para conmutar [del ingls Toggle = complementar], es decir, que cambia de estado con cada pulso de reloj. La fig. 3.20 muestra el smbolo lgico y las formas de onda del FF-T disparado por transicin negativa. Puede verse que la onda de salida Q del FF-T tiene una frecuencia que es la mitad de la onda del reloj cuando la entrada T es alta [1L].

FIG U R A

3 .2 1

FIG U R A 3 .2 0 a )

b)

La tabla de verdad, se muestra en seguida. De ella se deducen las ecuaciones para las entradas a los FFs J-K y D respectivamente, para que funcionen como FFs
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Entradas Asincrnicas .- Las entradas de los FFs que hasta aqu se han estudiado, estn sincronizadas con la seal de reloj, lo que significa que las salidas slo cambiarn cuando se den las condiciones necesarias en las entradas S-R, D, J-K o T y la seal de reloj.
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Hay ocasiones en las que conviene poder cambiar los datos del FF de manera independiente del reloj, para eso se han incluido las llamadas entradas asincrnicas, son 2 y reciben el nombre de Preset la una y Clear la otra. Generalmente el nivel activo de estas entradas asincrnicas es bajo [0L]. De manera que cuando la entrada Preset = OL, entonces, la salida Q = 1, , sin importar el valor de las otras entradas incluida la entrada de reloj; y cuando la entrada Clear = OL, entonces, la salida Q = O, , sin importar el valor de las otras entradas incluida la entrada de reloj. No est permitido que las dos entradas asincrnicas [CL y PR] tengan el nivel activo [OL ] al mismo tiempo, porque esto produce una condicin prohibida o inestable. Flip-Flops Disparados por Transicin.- Una mejora en el sincronismo de los FFs que disminuye los problemas de tiempo, son los FFs disparados por transicin [flanco]. Se puede usar la transicin positiva [8] de la seal de reloj o la transicin negativa [9] del mismo. Las ventajas de no tener la entrada activa durante el pulso del reloj en el diseo de un sistema, son: velocidad de operacin y control del ancho del pulso. Sin embargo, generalmente son ms complejos. Flip-Flop tipo D Disparado por Transicin Positiva.- La fig. 3.22 nuestra el circuito y la tabla de verdad. La fig. 3.23 es el smbolo del FF tipo-D disparado por
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transicin positiva. La entrada de datos y su transferencia ocurren con la transicin positiva [8] de la seal de reloj.

FIG U RA 3 .2 2 CI-7 4 7 4 FF TIP O D , D ISP A RA D O P O R TR A N SICI N

EN TR A D A S PR O 1 O 1 1 1 CL 1 O O 1 1 1 CK X X X 8 8 O D X X X 0 1 X

SA LID A S Q < t+ 1> 1 O 1* 0 1 Q <t> O 1 1* 1 O

*Cond icin p rohib id a [inesta b le].

Las compuertas 1 y 2 conforman el circuito biestable con las funciones Preset y Clear. La salida de las compuertas 3 y 4 determinan el estado de la salida del FF. Las compuertas 5 y 6 determinan qu salida
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[de las compuertas 3 y 4, pero no ambas] ser 0L, en respuesta a la seal de disparo aplicada en la entrada del reloj.

Por convencin, Q<t> significa el valor que tiene el FF antes del pulso de reloj y Q<t+1> el valor que adquiere la salida del FF despus del pulso o de la transicin del reloj. A continuacin se estudian algunos FFs J-K disponibles en el mercado. 74LS76.- La versin 7476 comparte la misma distribucin de pines y tiene 2-FF-JK-MS, mientras que el 74LS76 tiene 2-FF-JK disparados por transicin negativa. La fig. 3.24 (a) corresponde a la distribucin de pines del CI-7476, la fig. 3.24 (b), muestra como estn distribuidos los dos FFs J-K, dentro del integrado; la fig. 3.24 c) corresponde al smbolo IEEE.

FIG U RA

3.2 3

CI-7 4 7 4 2 -FFs TIP O D

Ecuaciones de Salida de los FFs.- El comportamiento de un biestable o FF puede describirse mediante una ecuacin caracterstica que especifica el estado siguiente en funcin de sus entradas y estado actual. Las ecuaciones caractersticas de los FFs se presentan en la siguiente tabla.
Tipo de Flip-Flop S-R Sincrnico S-R Master/Slave D D disparado por transicin Ecuacin

FIG U R A

3.2 4

a)

b)

c)

CI-7 4 76

7 4 LS 76 SA LID A S EN TR A D A S PR 0 1 0 1 C LR 1 0 CK X X J X X K X X SA LID A S Q 1 0 0 1

J-K Master/Slave J-K disparado por transicin T


PR 0 1

EN TR A D A S C LR 1 0 CK X X J X X K X X

Q 1 0

Carlos Novillo Montero

Can

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Can

CA P TU LO 3 - M U LTIVIB R A D O R ES B IES TA B LES 0 1 1 1 1 0 1 1 1 1 X X 0 0 1 1 X 0 1 0 1 0 1 1 0 1* 1* 0 1 1 1 1 1 0 1 1 1 1 1 X 9 9 9 9 1 X 0 0 1 1 X X 0 1 0 1 X 0 1

- 2 15 1* 1*

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1 0

TO G G LE

FIG U R A 3.2 5

a) CI-7 4 71 0 7

b) CI-7 4 LS 10 7 SA LID A S K X 0 1 0 1 0 1 1 0 0 1 CL 0 1 1 1 1 1 EN TR A D A S CK X 9 9 9 9 1 J X 0 0 1 1 X K X 0 1 0 1 X 0 1

c)

* Esta condicin es inestable; esto es, no permanecer cuando las entradas Preset y el Clear regresen a su nivel inactivo [1L].
CL

EN TR A D A S CK X J X 0 0 1 1

SA LID A S Q 0 1

74LS107.- La versin 74107 comparte la misma distribucin de pines y tiene 2-FF-JK-MS, mientras que el 74LS107 tiene 2-FF-JK disparados por transicin negativa. La fig. 3.25 a) corresponde a la distribucin de pines del CI-74107 y la fig. 3.25 b), muestra como estn distribuidos los dos FFs J-K, dentro del integrado [IEEE], la fig. 25 c), muestra los FFs de manera tradicional. Observe que solo se dispone de la entrada asincrnica Clear.

0 1 1 1 1

1 0

TO G G LE

TO G G LE

74LS112.- El 74LS112 tiene 2-FF-JK disparados por transicin negativa. La fig. 3.26 a) corresponde a la distribucin de pines del CI-74LS112 y la fig. 3.26 b), muestra como estn distribuidos los dos FFs J-K, dentro del integrado [IEEE]. La tabla de funcin se muestra a continuacin.

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Can

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Can

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Contadores/Divisores de Frecuencia .-

FIG U R A 3.2 6

a) EN TR A D A S PR 0 1 0 1 1 1 1 1 CL 1 0 0 1 1 1 1 1 CK X X X 9 9 9 9 1 J X X X 0 0 1 1 X K X X X 0 1 0 1 X

b) SA LID A S

c)

En muchas ocasiones es necesario contar eventos que se producen en la naturaleza, o controlar la secuencia en las que se realizan. En otras situaciones ser necesario medir la frecuencia con la que ocurren los eventos. En estos casos es necesario disponer de un contador. Conviene indicar que los contadores constituyen una clase de registros [agrupacin de FFs], que son muy utilizados en sistemas digitales. Los contadores se dividen en dos grupos: Asincrnicos y Sincrnicos. Contadores Asincrnicos [MOD-2 n].- Son aquellos en los que cada FF dispone de una seal de reloj diferente. Se los construye conectando FFs J-K en cascada, la seal del reloj principal se la conecta a la entrada CK del FF menos significante; la salida Q de este FF ser la entrada de reloj del siguiente FF y as sucesivamente; las entradas J y K de todos los FFs que conforman el contador asincrnico se conectan a 1L. Para implementar el contador asincrnico MOD-2n, se requieren n-FFs, donde MOD = mdulo y significa el nmero de valores diferentes que se generan a la salida del contador. La fig. 3.27 muestra un contador binario asincrnico bsico mdulo-8 [MOD-8]. En ella se presentan las formas de onda para la seal de reloj y para las salidas de los FFs. Si a cada salida se le asigna una ponderacin, fcilmente puede deducirse que corresponde a una cuenta ascendente desde 0 hasta 7 inclusive.
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1 0 1*

0 1 1*

0 1 TO G G LE

1 0

* Esta condicin es inestable; esto es, no permanecer cuando las entradas preset y el clear regresen a su nivel inactivo [1L]. Para los FFs 7474, 7476, 74107 y 74112, Q 0 = Q<t> y Q = Q<t+1>.

Aplicaciones del FF - JK.- Debido a que el FF-JK no


tiene condiciones prohibidas, es el que se encuentra disponible en el mercado y se presentan de dos tipos: Master-Slave y disparados por transicin. Existe un nmero ilimitado de aplicaciones con FFs, algunas de ellas se estudian a continuacin.
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De modo que este circuito es un contador MOD-8 porque tiene 8 estados [valores] diferentes. En la fig. 3.27, la entrada asincrnica clear [CL] se conecta a una seal de borrado constituida por una resistencia conectada a VCC y un interruptor pulsante conectado a tierra [GND]. El borrado sirve para iniciar con cero [0] el contador. A veces, la entrada de borrado, recibe el nombre de Master-Reset [M. R.]. Cada vez que se pulsa el interruptor se genera un cero en la entrada clear de cada FF con lo que la salida Q de todos los FFs se pone en cero.

Si se hace un anlisis ms detenido de estas formas de onda, se puede ver que si la seal de reloj es una onda de perodo T [frecuencia f], el perodo de Q0<t> corresponden a 2T, lo que representa una frecuencia que sera la mitad de la frecuencia del reloj original [f/2]. As mismo, Q1<t> tiene un perodo de 4T, con respecto al perodo del reloj, es decir, una frecuencia que es la cuarta parte de la frecuencia del reloj. De igual manera, el perodo de Q2<t> es 8T y su frecuencia es f(reloj)/8. De aqu se concluye que un contador tambin es un divisor de frecuencia. Cada FF divide la frecuencia de entrada por 2. Entonces, aadiendo ms FF se pueden tener divisores de frecuencia para 2, 4, 8, etc. hasta 2n, donde n representa el nmero de FFs utilizados. Se puede ver que las entradas J y K de todos los FFs estn a 1L [funcionan como FFs tipo T]. Se debe indicar que este tipo de conexin [asincrnica] hace que el retardo de los FFs se acumule, por ejemplo, a la salida del primer FFs, se tiene un retardo t, a la salida del segundo 2t, etc. de modo que solo sirven para contadores de baja frecuencia. Contador Asincrnico MOD-M [diferente de 2 n ].- En ocasiones se necesitan contadores de mdulo diferente a 2n, por ejemplo MOD-10, etc., en ese caso, se implementa primero un contador MOD 2n y luego se lo modifica mediante el uso de la entrada asincrnica

FIG U R A

3 .2 7

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Clear [borrado]. Ejemplo.- Implementar un contador asincrnico MOD-10. Primero se implementa un contador MOD-16 y luego se obtiene el equivalente binario del valor del mdulo deseado, en este caso 1010 / 10102.

compuerta NAND cuya salida, a su vez, se conectar a la entrada CL de todos los FFs, a travs de una compuerta AND, para incluir el borrado manual. El circuito completo se muestra en la fig. 3.28, en la que se ha incluido un borrado manual y las formas de onda del reloj y de las salidas del contador MOD-10, empezando en 0. Los contadores asincrnicos son fciles de implementar y tiles para aplicaciones de baja frecuencia. Debido a que al modificar el mdulo se presentan pulsos espurios de corta duracin [del orden de los ns], no son recomendables para aplicaciones de alta frecuencia, adems debido a la acumulacin de los retardos de tiempo de cada flip-flop. Contadores Ripple-Clock .- El problema de los pulsos espurios, en parte, se soluciona mediante el uso de los contadores Ripple-Clock [R. C.] que son otro tipo de contadores asincrnicos. La fig. 3.29 muestra una forma en la que se puede disear este tipo de contadores. Para estudio se ha seleccionado un contador R. C. MOD-11, diseado con FFs-JK. Al realizar el diseo de este tipo de contadores es conveniente dibujar las formas de onda del reloj, de la salida Q de cada uno de los FFs y los valores que deber ponerse en las entradas J y K de dichos FFs, como se indica en la fig. 3.29.

FIG U R A

3 .2 8

CO N TA D O R B IN A R IO A SIN CR N ICO M D U LO 1 0

Si las salidas del contador se etiquetan como Q3Q2Q1Q0, entonces se utilizarn las salidas que, en el equivalente binario, generan 1s [Q3 = 1 y Q1 = 1, en este caso] para conectarlas a las entradas de una
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Las ecuaciones para el FF-0 son

CKO = Reloj principal

FIG U R A

3 .2 9

FO R M A S D E O N D A D E L CO N TA D O R M D U LO 1 1

Una de las primeras cosas que hay que hacer en el diseo de este tipo de contadores, es determinar cul ser la seal de reloj que comandar individualmente a cada FF, esto se evidencia en el ejemplo. Para generar las formas de onda del FF-0, siempre se utilizan las transiciones [negativas o positivas, dependiendo del tipo de FF, en este caso negativas] de la seal del reloj principal. De las formas de onda de los FFs utilizados, se determinan los valores que deben ponerse en las entradas de los FFs y de ellas se obtienen las ecuaciones para las entradas J0 y K0, J1 y K1, J2 y K2, J3 y K3, respectivamente como se indica a continuacin.
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Para generar las formas de onda del FF-1, se analiza si se puede utilizar, como seal de reloj, la salida del FF-0, para esto es necesario que por cada cambio de nivel de Q1 , haya una transicin negativa correspondiente en la salida Q0. Si esto no se da, se repite el anlisis con la seal anterior, en esta ocasin con el reloj principal. Para este ejemplo, Q0 no cumple con lo requerido como seal de reloj para el FF-1, por tanto se utilizar el reloj principal. De las formas de onda de Q1, y de los valores de J1 y K1, se deducen las siguientes ecuaciones.

CK1 = Reloj principal Para determinar la seal de reloj de los restantes FFs, se realiza un anlisis similar: se empieza con la seal Q del FF inmediato-anterior y se observa si dispone de una transicin negativa para cada cambio de nivel de la seal de salida del FF que se est analizando, si cumple este requisito, se utiliza esta seal como reloj, sino se procede a analizar con la salida anterior hasta encontrar la que cumpla la condicin. Para el FF-2, se observa que Q1 tiene una
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transicin negativa para cada cambio de nivel de la salida Q2 , por tanto Q1 ser la seal de reloj para el FF-2; de los valores obtenidos para J2 y K2, respectivamente se deducen las ecuaciones para este FF.

El contador MOD-11, ripple-clock, con FFs-JK se muestra en la fig. 3.30. Contadores Ripple-Clock en CI.- Los fabricantes de CIs han diseado algunos contadores del tipo Ripple-Clock.

CK2 = Q1 Puesto que Q2 no dispone de una transicin negativa para cada cambio de nivel de la salida del FF-3, se procede a realizar el anlisis con la salida Q1, la cual cumple con el requisito, por lo que Q1 ser utilizada como reloj del FF-3, cuyas ecuaciones de salida se muestran a continuacin.

MOD-10 [Dcada]: 7490, 74176, 74196, 74290, 74390 MOD-12 [Divisor por 12]: 7492 MOD-16 [Binarios de 4-bits]: 7493, 74177, 74293, 74393 La fig. 3.31 muestra el diagrama de bloques de estos 3 CIs; se puede observar que disponen de dos contadores internos que se pueden usar de forma independiente con sus propias entradas de reloj: A y B; tambin se los puede conectar en cascada.

CK3 = Q1

FIG U R A

3 .3 1

FIG U R A

3 .3 0

CO N TA D O R R IP P LE CLO CK M D U LO 1 1

En esta seccin se estudiarn algunos de los ms utilizados en aplicaciones prcticas de baja frecuencia, como es el caso del CI-7490, CI7492 y CI7493.
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CI-7490.- Junto con el CI-7492 y el CI-7493, que son contadores monolticos implementados con 4-FFs M-S y compuertas adicionales para proporcionar un contadordivisor por 2 y un contador binario de 3-FFs para el que la longitud del ciclo de cuenta es divisin por 5 [90], por 6 [92] y por 8 [93]. La fig. 3.32 muestra la distribucin de pines del CI-7490.

tablas de funcin proporcionadas por los fabricantes. Una cuenta con divisin por 10 son salida simtrica se puede obtener con el CI-7490 conectando la salida QD a la entrada A, mientras que los pulsos de entrada se aplican a la entrada B que proporciona una onda cuadrada con divisin por 10 en la salida QA.
Secu encia d e cuenta B C D d el CI-7 4 90 [ver nota A ] S alid a s Cuenta QD O 1 2 3 4 5 O O O O O O O O 1 1 QC O O O O 1 1 1 1 O O QB O O 1 1 O O 1 1 O O QA O 1 O 1 O 1 O 1 O 1 O 1 2 3 4 5 6 7 8 9 Cuenta QA O O O O O 1 1 1 1 1 QD O O O O 1 O O O O 1 QC O O 1 1 O O O 1 1 O QB O 1 O 1 O O 1 O 1 O Secuencia b i-q uina ria [5 -2 ]) d el CI-7 4 90 [ver nota B ] S alid a s

FIG U R A

3 .3 2

CI-7 4 90

6 7

Todos estos contadores tienen dos entradas [a travs de una compuerta NAND] para inicializacin con 0 [borrar]. El CI-7490 tambin dispone de otras dos entradas similares para establecer una salida igual a 9 para utilizarla en aplicaciones de complemento a 9 en aplicaciones BCD. Para utilizar la mxima longitud de cuenta de estos contadores [dcada, divisin por 12, o binario de 4bits], la salida QA se conecta a la entrada de reloj B. Los pulsos de entrada se aplican a la entrada de reloj A y las salidas se muestran en las respectivas
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8 9

EN TR A D A S RESET R 0(1 ) 1 1 X X O O X R 0(2 ) 1 1 X O X X O R 9(1 ) O X 1 X O X O R 9(2 ) X O 1 O X O X QD O O 1

SA LID A S QC O O O QB O O O QA O O 1

C U E N T A C U E N T A C U E N T A C U E N T A

Notas: A Para cuenta BCD, la salida QA se conecta a la entrada B.

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Para cuenta bi-quinaria, la salida QD se conecta a la entrada A.

Aplicaciones del CI-7490 .- Son muchas las aplicaciones que se le puede dar a este contador dcada. Ejemplo.- Disear un contador MOD = 100 y un contador MOD = 85. En primer lugar se disea el contador MOD10010. El circuito resultante para implementar el contador MOD = 10010 se muestra en la fig. 3.33.

resistencia y el interruptor, sirven para incluir un borrado manual que puede necesitarse en cualquier momento para inicializar con 0 el contador [fig. 3.34].

FIG U R A

3 .2 4

CO N TA D O R R IP P LE CLO CK M D U LO 8 5

FIG U R A

3 .3 3

CO N TA D O R R . C. M D U LO 1 00

Ejemplo.- Disear un contador MOD = 1000 y un contador MOD = 742. El contador mdulo 1000, se muestra en la fig. 3.35.

El diseo del contador MOD-8510, se obtiene modificando el contador MOD = 100, para lo cual se escribe el equivalente BCD del valor del mdulo, en este caso 8510 = 1000 0101BCD, y se lo detecta a travs de una compuerta AND, para eso se realimentan las salidas Q que generan los 1s del nmero BCD obtenido, en este caso: QD de las decenas, QC y QA de las unidades, [para sealar esta deteccin se ha puesto el nmero 85 dentro de la compuerta AND]. La compuerta OR, junto con la
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FIG U R A

3 .3 5

CO N TA D O R RIP P LE CLO CK M D U LO 1 0 00

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En este caso se requieren 3 CI-7490. La circuitera adicional sirve para incluir un borrado manual o Master-Reset.

0100 0010BCD], realimentando los 1s del valor BCD, como se hizo antes. La compuerta OR sirve para incluir un borrado manual, cuando el interruptor est cerrado, el contador cuenta normalmente y cuando est abierto, el contador, se borra. Otros contadores ripple-clock son el CI-7492 [MOD = 12] y el CI-7493 [MOD = 16]. La distribucin de pines de los estos integrados se muestra en la fig. 3.37 a) y 3.37 b) respectivamente. Las tablas de funcin se encuentran en los manuales de los fabricantes.

FIG U R A

3 .3 7 a )

CI-7 4 92

FIG U R A

3 .3 6

CO N TA D O R RIP P LE CLO CK M D U LO 7 4 2

El contador MOD 742, se muestra en la fig. 3.36. Se requieren 3 contadores dcada y una compuerta AND para detectar el valor del mdulo del contador [74210 = 0111
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FIG U R A

3 .3 7 b )

CI-7 4 93

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El circuito de la fig. 3.38 muestra el diagrama de bloques de un reloj digital de 24 horas. Se implementan dos contadores MOD-60, uno para los segundos y otro para los minutos, el contador MOD-24 es para las horas. Adems se utilizan los decodificadores de BCD-a-7-SEG, las resistencias y finalmente los displays.

FIG U R A

3 .3 9

CO N TA D O R M D U LO 6 0

J un io - 2 00 8 FIG U RA 3.3 8 RELO J D IG ITA L D E 24 H O R A S

El circuito de la fig. 3.39 es un contador mdulo 60 implementado con un CI-7490 y un CI-7492, que podra utilizarse como contador de segundos o de minutos para el reloj digital. Se ha incluido la salida en displays de nodo comn y el sistema de igualacin para minutos.

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Can

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Can

Introduccin al Anlisis y Diseo de Circuitos Secuenciales Sincrnicos


Las redes secuenciales sincrnicas son circuitos digitales constituidos de una parte de lgica combinacional y de dispositivos para almacenamiento de informacin [FFs o memoria]. Estas redes pueden recibir seales de entrada y generar seales de salida que son funciones de las entradas actuales y del comportamiento anterior de la red. Pueden tomar una variedad de formas y generalmente se las clasifica en trminos de su modo de operacin y de la funcin que realizan. En una red secuencial sincrnica el contenido de la informacin bsica de los dispositivos de almacenamiento slo puede cambiar durante la ocurrencia de un pulso de reloj. Entre pulsos de reloj, las operaciones lgicas se realizan con las seales de entrada y la informacin almacenada, pero no hay cambio en la informacin contenida en los dispositivos de almacenamiento de informacin. Anlisis de una Red Secuencial Sincrnica.- Cualquier red secuencial sincrnica puede representarse en la forma general que se muestra en la fig. 4.1.

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FIG U R A

4 .1

M O D E LO D E R ED S EC U EN C IA L S IN C R N IC A

El registro est conformado con cualquier tipo de flip-flop y acta como dispositivo interno para almacenamiento de informacin o memoria, que guarda la informacin de los eventos importantes de las entradas pasadas que influenciarn el comportamiento futuro de la red. La red lgica combinacional cumple dos funciones importantes: primero, en funcin de las seales de entrada X1<t>, ..., Xu<t> y de las salidas actuales de los flip-flops Q1<t>, ..., Qr<t>, genera las seales de comando necesarias para modificar el contenido del registro cuando se presenta el siguiente pulso de reloj. Segundo: la red lgica combinacional forma las salidas de la red, en funcin de las mismas variables1. Puesto que es una red sincrnica, el valor de todas las variables debe permanecer constante en el momento en que aparece el pulso de reloj. Despus del pulso

Digital Networks and Computer Systems de Taylor L. Booth.

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de reloj, el contenido del registro cambia a un nuevo valor que depende de la entrada de comando Ci al registro, en el momento en que ocurre el pulso de reloj. Igualmente las entradas pueden cambiar entre pulsos de reloj. Estos cambios hacen que las salidas de la red lgica combinacional cambien. El siguiente pulso de reloj puede ocurrir en cualquier momento despus de que las salidas hayan alcanzado un estado estacionario. Variables de Estado y Estados.- De aqu se ve que el estado actual de cada flip-flop, en el momento en que ocurre el pulso de reloj, influye en la salida actual de la red secuencial sincrnica y en el estado prximo de los flip-flops. Debido a esto, a las variables Qr-1, ..., Q0 se las conoce como variables de estado de la red secuencial sincrnica y a los distintos valores que toman las salidas Q de los flipflops, tomadas en conjunto [Qr-1, ..., Q0], constituye el estado de la red. Un registro con 4 flip-flops, tendr 4-variables de estado: Q3 ,Q2,Q1 y Q0; y 16-estados diferentes, desde [0,0,0,0] hasta [1,1,1,1]. Los distintos estados de la red corresponden a los diferentes temes de informacin que puede recordar la red. El estado actual de una red secuencial sincrnica corresponde al estado [contenido] del registro un instante antes de que aparezca el pulso de reloj. Igualmente, se dice que las entradas [Xu-1, ..., X0], Carlos Novillo Montero 237 Can

las salidas [Zv-1, ..., Z0] y las seales de control [Cr-1, ..., C0] al momento en que ocurre el pulso de reloj representan las seales de entrada actual, salida actual y control actual, respectivamente. Cuando ocurre el pulso de reloj, el contenido del registro permanece constante hasta que se completa el pulso de reloj. En ese momento, el contenido del registro cambia a un nuevo valor. El nuevo valor se denomina estado prximo de la red. Resumen
Variable Estado Estado de
Cada una de las salidas de los FFs, Q1<t>, ..., Qn<t>, tomada separadamente es una variable de estado. Cada una de las posibles combinaciones de las variables de estado tomadas en conjunto [Qn1<t>, ..., Q0<t>] constituye el estado de la red.

Estado Actual E s t a d o Prximo

[O anterior] Es valor que tiene el registro antes del pulso de reloj. Es el valor que tomar el registro despus del pulso del reloj.

Puesto que se trata de una red sincrnica, los valores de las variables deben permanecer constantes durante el tiempo que dura el pulso [o la transicin] del reloj.

Anlisis de Mquinas de Estado Sincronizadas por Reloj.Mquina de estado es un nombre genrico dado a estos circuitos secuenciales; por reloj se refiere al Carlos Novillo Montero 238 Can

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hecho de que sus elementos de almacenamiento [flipflops] emplean una entrada de reloj; y sincronizados, debido a que todos los flip-flops utilizan la misma seal de reloj. La mquina de estado cambia de estado slo cuando ocurre una transicin o un pulso de disparo en la seal de reloj. Estructura de la Mquina de Estado.- La fig. 4.2 muestra la estructura general de la mquina de estado denominada mquina de Mealy. La memoria de estado es un conjunto de n flip-flops que almacena el estado presente de la mquina que tiene 2n estados diferentes. Todos los flip-flops estn conectados a una seal de reloj comn que hace que los flip-flops cambien de estado con cada pulso de reloj. Lo que constituye una pulso depende del tipo de flip-flop (disparado por transicin [8 o 9] o por pulso [M-S]).

una funcin del estado actual y de las entradas actuales. La salida G determina la salida del circuito en funcin del estado y de las entradas actuales. Tanto F como G son estrictamente circuitos lgicos combinacionales. Se puede escribir
Estado siguiente = F<Estado actual, entrada actual> Salida actual = G<Estado actual, entrada actual>

Al circuito secuencial cuyas salidas dependen tanto del estado como de la entrada, como se estableci antes, se lo conoce como mquina de Mealy. En algunos circuitos secuenciales, la salida slo depende del estado actual.
Salida actual = G<Estado actual>

A tal circuito se lo conoce como mquina de Moore, su estructura general se muestra en la fig. 4.3. La nica diferencia entre los dos modelos de mquina de estados radica en cmo se generan las salidas.

FIG U R A 4.2

M Q U IN A D E M EA LY

El estado siguiente de una mquina de estado, est determinado por la lgica de estado-siguiente F, como Carlos Novillo Montero 239 Can

FIG U R A 4 .3

M Q U IN A D E M O O R E

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En la prctica, la mayora de las mquinas de estado puede clasificarse como mquinas de Mealy, debido a tienen una o ms salidas tipo Mealy que depende de la entrada y de su estado. Sin embargo, muchas de estas mismas mquinas tienen una o ms salidas el tipo Moore, que dependen slo del estado. En la actualidad, la mayora de las mquinas de estado se disea con dispositivos lgicos programables con flip-flops D disparados con transicin positiva. Sin embargo, se puede usar cualquier otro tipo de flip-flop, con transicin positiva o negativa. En el siguiente anlisis es de extremada importancia tener en mente las relaciones concernientes al tiempo entre entrada-actual, salidaactual y estado-prximo. Para ilustrar estas relaciones, en el siguiente ejemplo se analiza una red secuencial simple. Ejemplo 1.- Analizar la red lgica que se muestra en la fig. 4.4.

Se asumen los siguientes datos: Entrada actual X<t=0> = 1 Estado actual [Q1<0>,Q0<0>] = [0,0] De la red combinacional se tiene: Salida actual Z<t> = X<t> + Q0<t> Control actual D0<t> = Q1<t>AX<t>

De estas expresiones se ve que, para t = 0: Entrada actual X<0> = 1 Estado actual [Q1<0>,Q0<0>] = [0,0] Salida actual Z<0> = 1 Control actual D0<0> = 0 D1<0> = 1 Del comportamiento del FF tipo-D, se obtiene: Estado prximo [Q1<1>,Q0<1>] = [1,0] Ejemplo 2.- Realizar el anlisis completo del circuito secuencial sincrnico de la fig. 4.5. De la red combinacional se obtienen las siguientes ecuaciones.

FIG U R A

4.4

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JO<t> = X<t>

KO<t> = QO<t> Aunque la informacin de la tabla describe el comportamiento de la red, a esta informacin generalmente se la presenta en una forma diferente, como una tabla de transicin. Tabla de Transicin y Diagrama de Estados.- El estadoprximo y la salida-actual pueden describirse y representarse como una representacin tabular denominada tabla de transicin o en forma grfica como un diagrama de transicin de estados; ambas se estudian a continuacin. La representacin como tabla de transicin de una red secuencial, muestra las propiedades del estadoprximo y de la salida-actual en forma tabular. Las columnas de la tabla corresponden a las posibles seales de entrada y las filas corresponden a los posibles estados de la red. La entrada que se encuentra en la interseccin de la fila-k y de la columna-j corresponde a
Estado-prximo / Salida-actual

FIG U R A 4.5

Estas ecuaciones booleanas pueden evaluarse para obtener la informacin que se muestra en la siguiente tabla, conocida como Tabla del comportamiento de la Red Secuencial Sincrnica.
ENT. A CT. X <t> O O O O 1 1 1 1 ESTA D O A CTU A L Q 1 <t> O O 1 1 O O 1 1 Q 0 <t> O 1 O 1 O 1 O 1 SA L. A CT. Z <t> O O O O O O 1 O

CO M A N D O A CTU A L J 1 <t> 1 1 1 1 O 1 O O K 1 <t> 1 1 1 1 O O O O J 0 <t> O O O O 1 1 1 1 K 0 <t> O 1 O 1 O 1 O 1

ESTA D O P R X IM O Q 1 <t+1 > 1 1 O O O 1 1 1 Q 0 <t+1 > O O O O 1 O 1 O

Por ejemplo, la informacin presentada en la tabla anterior concerniente al estado-prximo y salidaactual de la red en estudio, puede representarse mediante la tabla de transicin de estados indicada a continuacin.

TA B LA D E L C O M P O R TA M IE N TO D E LA R ED S EC U EN C IA L S IN C R N IC A

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CA P TU LO 4 - D IS E O SECU EN CIA L SIN CR N ICO EN TR A D A A CTU A L ESTA D O A CTU A L [Q 1 ,Q 0 ] [O ,O ] [O , 1] [1, O ] [1, 1] X <t> O [1,O ]/O [1,O ]/O [O ,O ]/O [O ,O ]/O E ST. P R X TA BLA D E TR AN S IC I N D E E S TA D O S 1 [O ,1]/O [1,O ]/O [1,1]/1 [1,O ]/O SAL. ACT

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= Asignaciones posibles donde: r = Nmero de variables de estado m = Nmero de estados utilizados

Cuando se estudian redes secuenciales a menudo es ms conveniente indicar el estado en forma simblica. Por ejemplo, podemos denotar los distintos estados del ejemplo 2 como: A, B, C y D respectivamente. En general, la representacin simblica conviene ms cuando se debe trabajar con redes que tienen un gran nmero de variables de estado. Esta representacin tambin es til para el diseo de circuitos secuenciales sincrnicos. Asignacin de Estados.- En el diseo de circuitos secuenciales sincrnicos, un aspecto muy importante es la asignacin de estados. Es quiz la parte ms difcil del diseo por cuanto hay que determinar el circuito ms simplificado posible. A continuacin, slo para propsitos de informacin, se muestra el nmero de posibles asignaciones que pueden darse a un circuito secuencial sincrnico [T. L. Booth].

En este ejemplo r = 3 y m = 4, por tanto se tienen 3 posibles asignaciones diferentes, de las que se toma la que se muestra en la siguiente tabla de asignacin.
ESTA D O [Q 1 ,Q 0 ] [O ,O ] [O ,1 ] [1,O ] [1 , 1 ]

A SIG NA CI N A B C D

Si en vez de utilizar valores lgicos para los estados que puede tomar la red, se hace la asignacin de nombres indicada en la tabla anterior, se tiene la siguiente tabla de estados.

EN TR A D A A CTU A L ESTA D O A B C D O C/O C/O A /0 A /O EST. P RX . 1 B /O C/O D /1 C/O SA L. AC T.

TA B LA D E ESTA D O S

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El problema con las tablas de transicin y de estados es que a menudo es difcil visualizar el comportamiento de la red bajo condiciones de entrada diferentes. De ah que convenga transformar esta informacin en un diagrama de estados. El diagrama de estados proporciona una representacin grfica de la operacin de la red secuencial. Cada diagrama consiste de un conjunto de vrtices etiquetados con el correspondiente estado de la red. Para cada par ordenado de estados [no necesariamente distintos], Ei y Ej, una lnea conecta los vrtices Ei a Ej; s y slo s existe un valor, ak, en las seales de entrada tal que Ej = Fy<ak,Ei> Si una lnea directa conecta Ei a Ej cuando la entrada es ak, entonces a la lnea se la etiqueta con ak/FZ<ak,Ei> <=> Ent. actual/Sal. Actual As los vrtices del diagrama de estados corresponden al estado-actual de la red; la etiqueta indica la entrada-actual y la salida-actual. La cabeza de la flecha en cada lnea indica el estado-prximo de la red, como se indica en la fig. 4.6.

FIG U R A 4 .6 ESTA D O S

D IA G R A M A

DE

Entrada, Salida y Secuencia de Estados.- Cuando se trabaja con una red secuencial que forma parte de un sistema complejo, generalmente lo que interesa es el comportamiento externo de la red. En particular, si se aplica una secuencia en la entrada. X<O>, X<1>, X<2>, ..., X<k> Se deseara conocer cul ser la secuencia de salida actual resultante. Z<O>, Z<1>, Z<2>, ..., Z<k> La respuesta a esta pregunta no es nica puesto que depende del estado inicial de la red, al tiempo t = 0. Por ejemplo, considere la red secuencial en estudio y cuyo diagrama de estados se muestra en la fig. 4.6. Asuma que a la red se le aplica la secuencia de entrada presentada en la tabla que se indica a continuacin; en ella se muestran los posibles valores Carlos Novillo Montero 248 Can

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de X<t>, la consecuente salida actual y el estado prximo de la red.


t [p ulsos] X<t> Z<t> ESTA D O 0 0 0 A 1 1 1 C 2 1 0 D 3 0 0 C 4 0 0 A 5 1 1 C 6 0 0 D 7 1 0 A 8 0 0 B 9 1 1 C 10 0 0 D A 11

Si el estado inicial no fuera A, se obtendra una secuencia de estados diferente. De este anlisis se ve que el problema de examinar el comportamiento de una red secuencial dada, puede manejarse de manera directa. Aunque las tcnicas analticas desarrolladas son de importancia en sistemas, esta discusin tambin ha servido para otro propsito importante: proporciona material necesario para resolver el problema de diseo de redes secuenciales sincrnicas para realizar un trabajo especfico.

Problemas relacionados.Carlos Novillo Montero 249 Can

Diseo de Redes Secuenciales Sincrnicas.- El problema de analizar el comportamiento de una red secuencial sincrnica se realiza fcilmente, siempre que se tenga un diagrama circuital de la red. El problema inverso, el de disear una red secuencial para que realice la operacin de procesamiento de informacin, es considerablemente ms difcil de resolver. En esta situacin, se asume que se dispone de una descripcin de la operacin que debe realizar la red y se pregunta por el desarrollo de una red secuencial que realice estas operaciones. Por ejemplo, se necesita disear una red secuencial que calcule el vuelto correcto que, una mquina de ventas que opera con monedas, debe entregar al cliente. En este caso, la entrada consiste de una secuencia de monedas depositadas en la mquina y la salida es un comando que retorna el vuelto especfico que espera el cliente. Las redes secuenciales se usan Carlos Novillo Montero 250 Can

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tambin como unidades de comando en varios sistemas digitales en los que se controla la secuencia en la que el sistema realizar una tarea de procesamiento de informacin. El diseo de una red secuencial para ejecutar una operacin dada es un arte y una ciencia. En varias etapas del proceso, el diseador debe usar procedimientos heursticos [forma de buscar una solucin a un problema mediante mtodos no rigurosos [por tanteo], reglas empricas, etc.] y a la experiencia para tomar decisiones acerca de la mejor manera de proceder, mientras que en otras etapas se pueden emplear procedimientos algortmicos directos para llevar a cabo los pasos de diseo asociados con esas etapas. Cada problema de diseo puede dividirse en las siguientes etapas. Etapa 1.- Descripcin de la operacin deseada de la red.- Se debe preparar un conjunto completo de especificaciones que describan la operacin de la red. Todas las entradas y salidas deben estar identificadas y la relacin entre las cantidades debe definirse de manera consistente. Etapa 2.- Determinacin del diagrama de estados.- Usando las especificaciones establecidas en la etapa 1, se debe definir un diagrama de estados para la red. Debe chequearse el diagrama de estados para asegurarse que satisfaga todos los requisitos del problema. Etapa 3.- Determinacin de la tabla de estados.- El diagrama Carlos Novillo Montero 251 Can

de estados de la etapa 2 se lo transforma en una tabla de transicin de estados. Etapa 4.- Minimizacin de la tabla de estados.- En el proceso de desarrollo de un diagrama de estados, para satisfacer las necesidades del problema dado, puede introducirse un gran nmero de estados innecesarios. Puesto que el nmero de elementos de almacenaje de informacin en un circuito aumenta cuando aumenta el nmero de estados, es deseable eliminar de la tabla los estados redundantes. Etapa 5.- Asignacin de estados.- La informacin contenida en la tabla de estados debe codificarse en forma binaria. Este no es un proceso nico y la codificacin usada puede influir considerablemente en la complejidad del circuito resultante. El objetivo de esta etapa es transformar la tabla de estados en una tabla de transicin. Etapa 6.- Realizacin de la red.- Una vez obtenida la tabla de transiciones y tomada una decisin respecto de los FFs que se usarn, se pueden obtener las expresiones lgicas [ecuaciones booleanas] que relacionan el estado actual, la salida y las seales de comando. En este proceso de diseo, slo los pasos 3 y 5 pueden ejecutarse de manera completamente algortmica. El problema de asignacin de estados de la etapa 4 podra, en teora, realizarse de manera algortmica simplemente tratando todas las posibles asignaciones de estados y luego seleccionando la mejor de acuerdo Carlos Novillo Montero 252 Can

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con algn criterio. Desafortunadamente el nmero de posibles asignaciones de estados es tan grande que esto es una aproximacin irreal. Para ayudar a la solucin de este problema se han desarrollado tcnicas analticas heursticas y avanzadas. Excepto en situaciones muy simples, las dos primeras etapas del proceso de diseo no pueden manejarse de manera completamente algortmica. Conforme el diseador gana experiencia aprende un conjunto de procedimientos heursticos. Afortunadamente el proceso inicial de aprendizaje necesario para desarrollar un conjunto til de heursticas puede obtenerse resolviendo 3 o 4 problemas tpicos. Para comprender mejor estos conceptos se realizarn algunos ejemplos, empezando con los contadores sincrnicos y luego se harn un diseos ms genricos. Contadores Sincrnicos .- Todos los FFs que conforman este tipo de contador estn conectados a una seal de reloj nica [comn a todos los FFs]. Ejemplo.- Disear un contador sincrnico mdulo 10.

FIG U R A

4.7

El diseo se empieza con el diagrama de estados que se muestra en la fig. 4.7.


ESTA D O A CTU A L q0 q1 q2 q3 q4 q5 q6 q7 q8 q9 ESTA D O P R X IM O q1 q2 q3 q4 q5 q6 q7 q8 q9 q0 A SIG NA CI N ESTA D O Q3 q0 q1 q2 q3 q4 q5 q6 q7 q8 q9 0 0 0 0 0 0 0 0 1 1 Q2 0 0 0 0 1 1 1 1 0 0 Q1 0 0 1 1 0 0 1 1 0 0 Q0 0 1 0 1 0 1 0 1 0 1

Luego se obtiene la tabla de estados, a continuacin se realiza la asignacin de estados, posteriormente Carlos Novillo Montero 253 Can Carlos Novillo Montero 254 Can

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la tabla de transicin de estados y finalmente se implementa la tabla del comportamiento del contador pedido, en la que se indica la cuenta actual y la cuenta prxima.
ESTA D O A CTU A L Q 3 < t> 0 0 0 0 0 0 0 0 1 1 Q 2 < t> 0 0 0 0 1 1 1 1 0 0 Q 1 < t> 0 0 1 1 0 0 1 1 0 0 Q 0 < t> 0 1 0 1 0 1 0 1 0 1 Q 3 < t+ 1> 0 0 0 0 0 0 0 1 1 0 ESTA D O P R X IM O Q 2 < t+ 1> 0 0 0 1 1 1 1 0 0 0 Q 1 < t+ 1> 0 1 1 0 0 1 1 0 0 0 Q 0 < t+ 1> 1 0 1 0 1 0 1 0 1 0

Esta d o A ctu al CN T. Q3 O 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 O O O O O O O O 1 1 1 1 1 1 1 1 <t> Q2 O O O O 1 1 1 1 O O O O 1 1 1 1 Q1 O O 1 1 O O 1 1 O O 1 1 O O 1 1 Q0 O 1 O 1 O 1 O 1 O 1 O 1 O 1 O 1

Esta d o P rxim o < t+ 1> Q3 O O O O O O O 1 1 O X X X X X X Q2 O O O 1 1 1 1 O O O X X X X X X Q1 O 1 1 O O 1 1 O O O X X X X X X Q0 1 O 1 O 1 O 1 O 1 O X X X X X X J3 O O O O O O O 1 X X X X X X X X K3 X X X X X X X X O 1 X X X X X X

Com a nd o A ctu al <t> J2 O O O 1 X X X X O O X X X X X X K2 X X X X O O O 1 X X X X X X X X J1 O 1 X X O 1 X X O O X X X X X X K1 X X O 1 X X O 1 X X X X X X X X J0 1 X 1 X 1 X 1 X 1 X X X X X X X K0 X 1 X 1 X 1 X 1 X 1 X X X X X X

La tabla del comportamiento de la red secuencial sincrnica se muestra a continuacin. Los valores de las variables de comando-actual [J y K] de cada FF, se obtienen en base al estado-actual, el estado prximo y la tabla de excitacin del FF; los estados prximos que no se utilizan se los reemplaza por condiciones no importa, por ejemplo los estados desde el 10 [1010] hasta el 15 [1111], no son necesarios en el contador MOD = 10, por tanto en las columnas de estado prximo se las llena con condiciones no importa. Carlos Novillo Montero 255 Can

Mediante el uso de mapas-K, se obtienen las siguientes funciones booleanas simplificadas para las variables de comando de cada FF-JK.

El circuito del contador sincrnico MOD-10, con Carlos Novillo Montero 256 Can

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FFs J-K, y sus formas de onda se muestra en la fig. 4.8. Las salidas de los flip flops [Q3Q2Q1Q0] corresponden con las salidas del contador.

[fig. 4.9] que facilite visualizar en qu condicin cuanta ascendentemente y cuando cuenta descendentemente, tambin servir para obtener la tabla de estados para luego obtener una tabla de funcin que cumpla este propsito.

FIG U R A 4.9

FIG U R A 4.8

CO N TA D O R S IN CR N ICO M D U LO 1 0

X<t> Cuenta Cuenta 0 0 1 2 3 4 5 6 1 2 3 4 5 6 0 1 6 0 1 2 3 4 5 D EC 0 1 2 3 4 5 6 0 0 0 0 1 1 1 Q2 Cuenta B IN 0 0 1 1 0 0 1 Q1 0 1 0 1 0 1 0 Q0

Contador Sincrnico Up-Down.- Son dispositivos que


permiten realizar la cuenta en forma ascendente o descendente mediante una seal de comando externa [que por facilidad se llamar X<t>]. Normalmente se acepta que con = 0, el contador cuente ascendentemente y con = 1, el contador cuente descendentemente. Ejemplo.- Disear un contador sincrnico mdulo 7. Lo primero que se obtiene es un diagrama de estados Carlos Novillo Montero 257 Can

A ctu al

Esta tabla tiene una entrada de comando de cuenta X<t> [ ], y el estado actual, constituido por las Carlos Novillo Montero 258 Can

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salidas de cada uno de los FFs que conforman el contador al tiempo <t>, en este caso se requieren 3-FFs tipo JK. As mismo, debe incluir el estado prximo, constituido por las tres salidas de los FFs al tiempo <t+1>. De esta informacin, pueden obtenerse las ecuaciones de comando para los FFs, las que se muestran a continuacin.
Ent. A ct. X <t> O O O O O O O O 1 1 1 1 1 1 1 1 Q2 O O O O 1 1 1 1 O O O O 1 1 1 1 Esta d o A ctua l <t> Q1 O O 1 1 O O 1 1 O O 1 1 O O 1 1 Q0 O 1 O 1 O 1 O 1 O 1 O 1 O 1 O 1 Esta d o P rx im o <t+ 1> Q2 O O O 1 1 1 O X 1 O O O O 1 1 X Q1 O 1 1 O O 1 O X 1 O O 1 1 O O X Q0 1 O 1 O 1 O O X O O 1 O 1 O 1 X J2 O O O 1 X X X X 1 O O O X X X X K2 X X X X O O 1 X X X X X 1 O O X Com a nd o A ctua l <t> J1 O 1 X X O 1 X X 1 O X X 1 O X X K1 X X O 1 X X 1 X X X 1 O X X 1 X J0 1 X 1 X 1 X O X O X 1 X 1 X 1 X K0 X 1 X 1 X 1 X X X 1 X 1 X 1 X X FIG UR A 4.1 0 CO N TA D O R SIN CR N ICO U/D M D U LO 7

El circuito correspondiente se muestra en la fig. 4.10, en ella se ha incluido una entrada M. R. conectada al Clear de los FFs, para borrar el contador [inicializar con ceros]. Ejemplo.- Disear un contador sincrnico mdulo 10. El diagrama de estados se indica en la fig. 4.11. El resto del proceso es igual al caso anterior.

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cada pulso de reloj.

FIG U R A

4 .1 1

FIG U R A 4.1 1

Contadores Sincrnicos Programables .- En muchas ocasiones es necesario iniciar la cuenta desde un valor conocido diferente de 0, para esto se implementan los contadores programables que disponen de entradas adicionales que permiten cargar [Load = LD] un valor en el contador desde el que continuar la cuenta con cada pulso de reloj. Para esto es necesario que los FFs, que forman el contador, dispongan de las entradas asincrnicas clear y preset. La fig. 4.11 muestra las compuertas NAND y las conexiones que se deben realizar para obtener un contador con entradas programables [en paralelo] y la entrada Load, que se activa con nivel bajo, es decir, cuando la entrada LD = 0, la salida Q correspondiente toma el valor de su entrada de datos, y cuando LD = 1, el contador cuenta normalmente con Carlos Novillo Montero 261 Can

En el mercado existen varios contadores sincrnicos programables. Entre ellos se encuentra la serie de los CI-74190; 191; 192 y 193, la distribucin de pines de estos integrados se muestra en la fig. 4.12. CI-74190 [191] [fig. 4.12] es un contador sincrnico reversible [ ] y programable que tiene una complejidad equivalente a 58 compuertas. El 190 es un contador BCD y el 191 es un contador binario de 4-bits. Los 4-FFs que conforman estos contadores estn conectados a una seal de reloj, de modo que las salidas cambian simultneamente con la seal de reloj. Este modo de operacin elimina los picos espurios que se generan en las salidas de los contadores asincrnicos tipo ripple-clock. La fig. 4.13 muestra Carlos Novillo Montero 262 Can

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la temporizacin del CI-74190 indica las formas de onda del CI-74190, que proporciona el fabricante para que el usuario pueda realizar sus diseos.

FIG U R A

4 .1 2

CI-74 1 9 0 /1 9 2 CO N TA D O R U /D SIN CR N ICO P R O G R A M A B LE

Estos contadores son totalmente programables; esto es, poniendo el valor deseado en las entradas de datos programables [D, C, B, A] y un valor bajo [0L] en la entrada Load [carga], se puede inicializar el contador con cualquier valor deseado. Las salidas tomarn el valor de las entradas independientemente del nivel de la entrada de reloj. Esta caracterstica permite que los contadores puedan usarse como divisores MOD-N simplemente modificando la longitud de la cuenta con las entradas programables.

FIG U R A

4 .1 3

TEM P O R IZ A CI N D E L CI-7 4 19 0

Las entradas de reloj, y carga [Load], disponen de un buffer de entrada para disminuir la carga a las seales de entrada respectivas. Para poder conectar en cascada, se tienen dos salidas: ripple-clock [R.C.] y mximo/mnimo [M/M]. Esta ltima produce un nivel-alto con una duracin aproximadamente igual a un ciclo completo de reloj cuando el contador sobrepasa la cuenta ascendente o descendente. La salida ripple-clock produce un pulso Carlos Novillo Montero 264 Can

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de nivel bajo, igual en ancho al nivel-bajo de la entrada de reloj, cuando el contador sobrepasa la cuenta ascendente o descendente. Los contadores fcilmente puede conectarse en cascada uniendo la salida ripple-clock con la entrada de habilitacin [G] del siguiente contador, en este caso es necesario que la seal de reloj se conecte en forma comn a cada uno de los CIs [funcionamiento sincrnico], o a la entrada de reloj si las entradas de habilitacin se conectan en paralelo. La salida max/min se puede usar para realizar operaciones de alta velocidad look-ahead [adelanto]. La fig. 4.14 muestra un contador , sincrnico, programable MOD-100, para lo que se utilizan dos CI74190.

programable MOD-8510, lo que se ha hecho es modificar el contador MOD-10010 de la seccin anterior. En primera instancia, cuando el contador cuenta ascendentemente, se debe generar un pulso de nivelbajo cuando la cuenta llega al valor 8510 [1000 0101BCD] para la entrada de carga y en las entradas de datos poner el nmero 0000 0000BCD. De igual manera, cuando el contador cuenta descendentemente se debe detectar el nmero 9910 [1001 1001BCD] para generar un pulso de nivel-bajo para la entrada load, en esa situacin, en las entradas de datos debe estar presenta el nmero 8410 [1000 0100BCD], por tanto, A, B y D del contador de unidades y las entradas A, B y C del contador de decenas se conectan a 0, mientras que las restantes se conectan a la lnea U/D que es 0, cuando cuenta hacia arriba y 1 cuando cuenta hacia abajo. La fig. 4.15 muestra el circuito completo y las conexiones que deben realizarse para que cumpla la funcin deseada. En la entrada de habilitacin [G] del contador de unidades se ha colocado una circuitera constituida por una resistencia y un interruptor que sirve para habilitar la cuenta cuando el interruptor est cerrado y para que inhabilite la cuenta cuando el interruptor est abierto.

FIG U R A 4.1 4

CO N TA D O R U /D M D U LO 1 00

La fig. 4.14 muestra un contador Carlos Novillo Montero 265

, sincrnico, Can Carlos Novillo Montero 266 Can

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La entrada de habilitacin del contador de unidades est comandada por un circuito que permite poner 0 cuando se quiere habilitar la cuenta o 1 cuando se la quiere inhabilitar. As mismo, las entradas LD estn comandadas por un interruptor pulsante para reiniciar el contador con el valor de las entradas en paralelo [d, c, b, a] de cada CI.

FIG U R A 4.1 5

CO N TA D O R U /D M D U LO 8 5

Otro ejemplo, un contador mdulo 1000, se muestra en la fig. 4.16. En este caso se requieren 3 contadores 74190.

FIG U R A 4.1 6

CO N TA D O R U /D S IN CR N ICO M O D -1 0 00 FIG U R A 4 .1 7 CO N TA D O R U/D SIN CR N ICO M D U LO 6 5 1

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Una modificacin del contador MOD-1000 se muestra en la fig. 4.17 [contador mdulo 651]. Las compuertas NAND sirven para detectar el valor del mdulo del contador. La compuerta AND se la utiliza para incluir un borrado manual o Master-Reset.

La compuerta NAND sirve para detectar el valor 13, y generar un 0, para borrar el FF y para inicializar al CI-74190 con 0001 y volver a empezar la cuenta desde 1 y no desde 0. El inversor sirve para sincronizar el disparo del CI-74190 que lo hace con transiciones positivas. CI-74192/193.- [Fig. 4.19]. Estos CIs son contadores sincrnicos programables. El CI-74192 es contador dcada, mientras que el CI-74193 es hexadecimal. La diferencia con los CIs 74190/191 es que estos tienen una entrada comn, mientras que los CI-74192/193 tiene una entrada U y una entrada D, independientes. Cuando los pulsos ingresan por la entrada U, entonces la entrada D debe permanecer en nivel alto y viceversa. Las formas de onda para los CIs 74192/193 est disponible en los manuales TTL.

FIG U R A 4 .1 8

CO N TA D O R M O D = 1 2

El circuito de la fig. 4.18 muestra un contador MOD = 12, en el que la cuenta va desde 1 hasta 12 inclusive y que servira para el contador de horas del reloj digital que se dise anteriormente. El CI-74190 cuenta las unidades de horas mientras que el FF-JK se utiliza para contar las decenas de horas. Carlos Novillo Montero 269 Can

FIG U R A 4.1 9 CI-7 4 19 2 /1 9 3

Contadores Sincrnicos 74160, 161, 162 y 163.- Estos contadores sincrnicos, programables, tienen la caracterstica de carry-adelantado [Carry look-ahead] Carlos Novillo Montero 270 Can

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interno para aplicaciones de diseo de cantadores de alta velocidad. Los CI-74160 y 74162 son contadores dcada y los CI-74161 y 74163 [fig. 4.20] son contadores binarios de 4-bits. En la operacin sincrnica, los 4 flip-flops estn conectados a la misma seal de reloj, de modo que las salidas cambian simultneamente cuando las entradas P y T habilitan la cuenta. Este modo de operacin elimina los picos en las salidas de conteo asociados normalmente con los contadores asincrnicos [ripple-clock].

que un nivel bajo en la entrada de carga [Load], deshabilita al contador y hace que las salidas coincidan con los datos de entrada despus de la siguiente transicin positiva del pulso de reloj, sin importar los niveles de las entradas de habilitacin.

FIG U R A

4 .2 0

CI-7 4 16 0 /1 6 1/1 6 2/1 6 3

Esta serie 74160 de contadores se dispara con las transiciones positivas de la seal de reloj. La fig. 4.20 muestra la distribucin de pines del la serie de CI74160/161/162/163. Estos contadores son totalmente programables; es decir, las salidas pueden inicializarse con cualquier valor. Las entradas de datos son sincrnicas, as Carlos Novillo Montero 271 Can

FIG U RA 4.2 1 TEM P O R IZ A CI N D E LO S CI-7 4 16 0 /1 6 2 - CO N TA D O R ES D CA D A SINCRNICOS PROGRAM ABLES. [Clea r A sincrnico/Sincrnico y Loa d Sincrnico].

En los contadores 74160 hasta 74163, se debe evitar una transicin positiva en la seal de reloj si las Carlos Novillo Montero 272 Can

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entradas de habilitacin estn en nivel alto en o antes de la transicin. La funcin clear para los 160 y 161 es asincrnica y un nivel bajo en esta entrada pone un cero en la salida de los 4 flip-flops, sin importar el nivel de la seal de reloj o de las entradas de habilitacin.

salida de los 4 flip-flops despus del siguiente pulso de reloj, sin importar el nivel de las entradas de habilitacin. Este borrado sincrnico permite que se pueda modificar la longitud de la cuenta. La fig. 4.21 muestra la temporizacin de los CI-74160/162 contadores dcada sincrnicos programables, [Clear Asincrnico/Sincrnico y Load Sincrnico]. La fig 4.22 muestra la temporizacin de los CI-74161/163 contadores binarios sincrnicos programables. [Clear Asincrnico/Sincrnico y Load Sincrnico]. Registros de Desplazamiento [Shift-Register].- Los Registros de Desplazamiento [R. D.] son circuitos secuenciales sincrnicos en los que los FFs se conectan de tal manera que cuando se aplica una transicin activa a la entrada del reloj [comn a todos ellos], la informacin presente en la entrada I<t> ingresa al primer FF, [FF-0], la informacin previa de ste pasa al segundo [FF-1], la del segundo al tercero [FF-2], y as sucesivamente. En otras palabras, la informacin que ingresa por la entrada I<t> se desplaza bi-a-bit [serialmente] hacia el R. D. y la informacin almacenada en cada biestable se desplaza hacia el siguiente FF con cada transicin activa del reloj. Existen R. D. que desplazan la informacin de derecha-a-izquierda, como los que se muestran en las figs. 4.23 y 4.24, as mismo se pueden implementar R. D. con desplazamiento de izquierda-a-derecha o Carlos Novillo Montero 274 Can

FIG UR A 4 .2 2 TEM P O RIZ A CI N D E LO S CI-7 4 1 6 1 /1 6 3 - CO N TA D O RES B IN A R IO S SINCRNICOS PROGRAM ABLES. [Clea r A sincrnico/Sincrnico y Loa d Sincrnico].

La funcin clear para los 162 y 163 es sincrnica y un nivel bajo en esta entrada pone un cero en la Carlos Novillo Montero 273 Can

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inclusive bidireccionales, que mediante una seal de direccin podrn desplazar la informacin en un sentido o en otro. Los R. D. tienen muchsimas aplicaciones prcticas en relacin a los computadores y en otros sistemas digitales. De ah la importancia de su estudio. En el mercado existen algunos tipos de R. D. en CI.

FIG UR A 4.23

REG ISTRO D E DESP LAZ A M IENTO

FIG U R A 4.2 4

Los R. D. pueden implementarse conectado en cascada FFs tipo KJ [como el circuito de la fig. 4.33] o con FFs tipo D. La fig. 4.24 muestra un registro de desplazamiento de 3-bits [3-FFs] implementado don FFs tipo-D, y las formas de onda de la seal de reloj, de la entrada serial de datos y de las salidas de cada uno de los FFs. Puede observarse que las formas de onda en las salidas de los FFs, son bsicamente iguales a la seal de entrada I<t>, solamente desplazadas en el tiempo, un perodo de reloj por cada FF. De manera que el R. D. puede usarse como un dispositivo para generar retardos de tiempo.

Registro de Desplazamiento Bidireccional.- La fig. 4.25 muestra un R. D. que, en base a una seal de control de direccin [DIR], puede desplazar la informacin de derecha-a-izquierda [cuando DIR = 0] o de izquierda-a-derecha [cuando DIR = 1], a este tipo de R. D. se lo define como bidireccional.

FIG U RA 4.2 5

R. D . B ID IR ECCIO N A L

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En la fig. 4.25: SOR = Serial-Output-Right; SOL = Serial-Output-Left; SIR = Serial-Input-Right; SIL = Serial-Input-Left. Registro de Desplazamiento con Carga de Datos en Paralelo.El circuito de la fig. 4.26 permite ingresar datos en forma paralela, [similar al caso de los contadores programables]. Se lo conoce con el nombre de convertidor paralelo-serie porque los datos que ingresan en forma paralela, se los puede obtener en la salida serial [SO]. Se puede observar que tambin admiten el ingreso de datos desde la entrada serial [Serial Input = SI].

FIG U R A 4.2 7 CI-7 4 19 5

La carga en paralelo se realiza poniendo los 4-bits de datos y colocando la entrada de carga/desplazamiento [S/L] en 0. La fig. 4.27 muestra la distribucin de pines de este CI. A continuacin se presenta la tabla de funcin del CI-74195.
EN TR A D A S Shi ft/ Lo CL 0 1 1 1 1 1 ad X 0 1 1 1 1 1 CK X 8 0 J X X X 0 0 1 1 X X X 1 0 1 0 D X d X X X X X C X c X X X X X B X b X X X X X A X a X X X X X 1 QD 0 d QD0 QCn QCn QCn QCn QC 0 c QC0 QBn QBn QBn QBn QB 0 b QB0 QA0 QAn QAn QAn QA 0 a QA0 QA0 0 1 Serial P a ralelo SA LID A S

FIG U R A 4.2 6

R. D . CO N CA R G A P A R A LELA

CI-74195.- Es un R. D. de acceso en paralelo de 4bits. El desplazamiento es de QA hacia QD. La entrada de datos en serie es a travs de J y . Carlos Novillo Montero 277 Can

Registro de Desplazamiento Universal.- El circuito de la fig. 3.60 es un R. D. universal, porque tiene todas las caractersticas: Entrada serial, salida serial, Carlos Novillo Montero 278 Can

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CA P TU LO 4 - D IS E O SECU EN CIA L SIN CR N ICO QD n QC


0

- 2 80 QC n QB
0

entrada en paralelo, salida en paralelo de datos y adems es bidireccional. Existen algunos CIs de este tipo en el comercio. CI-74194.- [Fig. 4.28]. Este R. D. de 4-bits, est diseado para incorporar virtualmente todas las caractersticas que puede necesitar un diseador de sistemas.

0 QD
0

QB n QA
0

M a ntien e los d a tos

X = N o im porta [irrelevante] = Tra nsicin d e b ajo a alto [Tra nsicin P ositiva ] d , c, b , a = nivel d e la entra d a en esta d o esta ciona rio en la s entra d as D , C, B , A , resp ectiva m ente Q D 0 , Q C 0 , Q B 0 , Q A 0 = E l n ive l d e Q D , Q C , Q B , o Q A , re sp e ctiva m e n te , a n te s d e q u e se esta b ilicen la s con dicion es in dica d as d e esta d o esta cion ario d e la s en tra d as Q D n , Q C n, Q B n , Q A n = El n ivel d e Q D , Q C , Q B , o Q A , resp ectiva m en te, an tes d e la m s recien te tra nsicin p ositiva [ ] d el reloj.

FIG U R A 4.2 8

CI-7 4 19 4

EN TR A D A S M od o CL 0 1 S1 X X S0 X X CK X 0 Serial L X X R X X D X X P a ralelo C X X B X X A X X QD 0 QD
0

SA LID A S

Tiene cuatro modos de operacin distintos. - Carga paralela - Desplazamiento a la derecha [en la direccin desde QA hacia QD]. - Desplazamiento a la izquierda [en la direccin desde QD hacia QA]. - Reloj deshabilitado [no hace nada] A continuacin se presenta la tabla de funcin del CI-74194.
QA 0 B orra los

QC 0 QC
0

QB 0 QB
0

Q A M a ntien e d a tos 0 a Carga en pa ralelo

d QC n QC n 1

c QB n QB n QD n

b QA n QA n QC n

1 D esp laza a la izq uierd a 0 QB n D esp laza a la d e re ch a

Convertidores con Registros de Desplazamiento.- A los R. D. se los puede usar como convertidores. Existen cuatro tipos de convertidores: Entrada Serial-Salida Serial [SI-SO]; Entrada Serial-Salida Paralelo [SIPO]; Entrada Paralela-Salida Serial [PI-SO] y Entrada Paralela-Salida Paralela [PI-PO]. Entrada Serial-Salida Serial [Serial Input - Serial Ouput =
FIG U R A 4.2 9

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SI-SO]

Entrada Serial-Salida Paralela [Serial Input - Parallel Output = SI-PO]


FIG U R A 4.3 0

entonces la informacin almacenada en el R. D. circular con cada pulso de reloj y la informacin ya no se pierde. Para poder ingresar nueva informacin en este tipo de R.D., se debe incluir un MUX 2-1 en la entrada I<t>, como se muestra en la fig. 4.33. Donde DES = desplaza [S = 0] y N. I. ingresa nueva informacin [S = 1].

Entrada Paralela-Salida Serial [Parallel Input - Serial Output = PI-SO]


FIG U R A 4.3 1 FIG U R A 4.3 3

Entrada Paralela-Salida Paralela [Parallel Input - Parallel Output = PI-PO]


FIG U R A 4.3 2

Contador Johnson.- La fig. 4.34 muestra un cantador Johnson. Los contadores Johnson [tambin conocidos como de anillo-torcido o Mebius] difieren de los contadores de anillo en que la realimentacin se la realiza con de la ltima etapa. El resultado es

Registro de Desplazamiento Circular [Ring Counter].- En los registros de desplazamiento estudiados no se puede guardar la informacin porque la del ltimo FF se pierde. Si se conecta esta salida a la entrada I<t>, Carlos Novillo Montero 281 Can

un contador con 2N estados [donde N es el nmero de bits [FFS] del registro de desplazamiento]. Si el registro empieza en 000, los siguientes estados que se presentan en este tipo de registro son los que se muestran en la tabla adjunta al grfico.

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CA P TU LO 4 - D IS E O SECU EN CIA L SIN CR N ICO Q2 O O O 1 1 FIG UR A 4.3 4 CO N TA D O R JO H N SO N 1 O

- 2 83 Q1 O O 1 1 1 O O Q0 O 1 1 1 O O O

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La fig. 4.35 muestra el diagrama de bloques, muy simplificado, de una C. P. U. [Central Processing Unit = Unidad Central de Procesamiento], se muestran solamente los registros ms importantes, la complejidad interna de la C. P. U. depende del circuito real.

Se la ha incluido aqu para mostrar el uso de varios de los dispositivos digitales que se han estudiado hasta este momento. Entre otros puede observarse un Registro de Datos que est constituido por un grupo de FFs [retenedores] que guardan informacin temporal que puede ser el cdigo de una instruccin o un dato que ir al Registro A o al Registro B. La A. L. U. [Unidad Aritmtica y Lgica], que realiza operaciones aritmticas y lgicas entre dos operandos [Registro-A y Registro-B] de 8-bits cada uno [en este ejemplo], tambin existe un Registro adicional de 1-bit denominado Carry [Cy] para almacenar el exceso que puede generarse en una operacin aritmtica. El Decodificador de Instrucciones, que como su nombre indica, su funcin es decodificar el valor binario de sus entradas y, entonces, decidir que tipo de operacin deber realizar la C. P. U. esta informacin pasa a un circuito Controlador-Secuenciador que decide la secuencia en la que se ejecutar la operacin decodificada, qu circuitos se activarn y en qu momento. Tambin dispone de un Contador de Programa [Program Counter] que tiene la caracterstica de ser programable y su funcin es la de permitir que las instrucciones se ejecuten una a continuacin de otra, sin embargo, permite cargar un nuevo valor en el momento que se necesite realizar un salto a otra localidad de la memoria. Finalmente, el Registro de Direccin sirve para indicar la direccin de memoria Carlos Novillo Montero 284 Can

FIG U R A 4 .3 5

C . P . U . B S IC O

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desde donde se sacar la siguiente instruccin o un dato. Ejemplo 3.- Utilice flip-flops tipo-JK para disear un circuito secuencial sincrnico que permita detectar la secuencia de bits que se muestra en la siguiente tabla. Una vez terminada la deteccin, la salida Z<t> debe tomar el valor 1 y el circuito debe regresar al estado inicial para empezar una nueva deteccin; en cualquier otro caso, Z<t> debe ser 0. Incluir una entrada de inicializacin manual o M.R.
t X <t> 0 0 1 1 2 1 3 0 4 0 5 1

solo puede tomar los valores 0 o 1. En primer lugar se asume que llega el valor 0, que corresponde al primer valor de la secuencia pedida, entonces se crea un nuevo estado [B], fig. 4.36. [Cada vez que llegue un dato correcto de la secuencia se crea un nuevo estado]. Para pasar del estado A al estado B es necesario que X = 0.

FIG U R A 4.3 6

Siempre se empieza con un estado inicial que indica que todava no ha llegado el primer dato vlido de la secuencia pedida [o que se ha llegado a este estado mediante la entrada M-R]. A este estado se lo llama A, fig. 4.35, [en vez de A se puede usar cualquier otro nombre adecuado, por ejemplo q0, etc.].

Si el circuito est en el estado A y llega el valor 1, que no corresponde al primer dato de la secuencia, entonces el circuito todava se mantiene en el estado inicial [fig. 4.37], hasta que llegue un dato vlido. Con esto se ha terminado de analizar todos los posibles valores de la variable de entrada, desde el estado inicial.

FIG U R A 4.3 5

FIG U R A 4.3 7

A partir del estado inicial, se analizan todos los posibles valores que pueden ingresar a travs de las variables de entrada, en este caso X<t>, que Carlos Novillo Montero 285 Can

Ahora se hace el mismo anlisis pero desde el estado B. El estado B recuerda que ha llegado el primer dato vlido de la secuencia pedida, en este caso 0. Si, estando en B, el prximo valor de X es Carlos Novillo Montero 286 Can

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0, entonces el prximo estado ser B mismo [fig. 4.38], recuerde que el estado B significa que ha llegado el primer valor de la secuencia 0, en este ejemplo.

FIG U R A

4 .3 8

Si el estado es B y el prximo valor de X es 1, que corresponde al siguiente dato de la secuencia, se crea el estado C [fig. 4.39] que indica que ha llegado el segundo dato consecutivo de la secuencia deseada. Con esto se termina el anlisis desde el estado B. Para llegar al estado C, es necesario que, a travs de X hayan llegado los valores 0 y 1, en forma consecutiva y en ese orden.

valor de X es 0 y a su vez este dato corresponde al estado B, entonces el circuito regresa al estado B [fig. 4.40]. Para saber a qu estado se debe regresar, conviene realizar el siguiente anlisis; se comparan los ltimos valores que han llegado a travs de X con un nmero igual de los primeros bits de la secuencia deseada, por ejemplo, estando en C, si llega 0, entonces se tiene 010 y se compara con 011, se ve que no son iguales; luego se toman los dos ltimos valores llegados: 10 y se compara con 01 [de la secuencia], tampoco son iguales; ahora se compara con el ltimo valor ingresado: 0 y se lo compara con 0 [de la secuencia], que s corresponden, pero 0 implica el estado B, por tanto el circuito debe regresar al estado B, como se dijo antes.

FIG U R A 4.4 0

FIG U R A 4.3 9

Si el estado actual es C [que quiere decir que ha llegado 01] y el valor actual de X es 0, la secuencia se rompe, pero se puede ver que el ltimo Carlos Novillo Montero 287 Can

Pero si estando en C, el prximo valor de X es 1, que corresponde al tercer dato consecutivo de la secuencia, entonces se crea el estado D [fig. 4.41]. El estado D significa que ha llegado el tercer dato consecutivo de la secuencia [011]. Con esto se ha terminado el anlisis desde el estado C.

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FIG U R A 4.4 1

Si el estado actual es D [que significa que ha llegado 011] y el prximo valor de X es 0, puesto que corresponde al cuarto dato consecutivo de la secuencia, se crea el estado E [fig. 4.42]. El estado E significa que ha llegado el cuarto dato consecutivo de la secuencia [0110, en este ejemplo].

corresponden, luego se utilizan los 2 ltimos de X [11] y se los compara con los 2 primeros bits de la secuencia [01], tampoco corresponden, finalmente se compara el ltimo bit que ha llegado en X [1] con el primer bit de la secuencia [0] y no corresponde. En este caso se dice que la secuencia se rompe completamente y por tanto el circuito debe regresar al estado inicial A, para empezar una nueva deteccin de la secuencia [fig. 4.43]. Con esto se termina el anlisis desde el estado D.

FIG U R A 4.4 3 FIG U R A 4.4 2

Pero si el estado es D y el prximo valor de X es 1, que no corresponde al siguiente bit de la secuencia, se analizan los valores que han llegado antes para ver si se puede usar alguno de los estados que se han creado hasta aqu. Es decir, comparamos los 4 ltimos bits llegados [0111] y se los compara con los 4 primeros bits de la secuencia [0110], se ve que no corresponden, entonces se utilizan los 3 ltimos bits que llegaron [111] se los compara con los 3 primeros bis de la secuencia [011], no Carlos Novillo Montero 289 Can

Estando en E [que significa que han llegado los bits 0110, en forma consecutiva], si el nuevo valor de X es 0, que pertenece al siguiente dato de la secuencia, se crea el estado F [fig. 4.44].

FIG U R A 4.4 4

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El estado F, significa que ha llegado el quinto bit consecutivo de la secuencia, es decir, 01100. Pero si estando en E, el prximo valor de X es 1, que no corresponde al siguiente dato consecutivo de la secuencia, se analizan los valores que han llegado antes para ver si se puede usar alguno de los estados que se han creado con anterioridad. Es decir, se compara [01101 llegados en X] con [01100 de la secuencia], como no corresponden, ahora se analiza [1101 de X] con [0110 de la secuencia], tampoco corresponden, entonces se comparan los tres ltimos bits llegados [101] con los 3 primeros bits de la secuencia [011], que no son iguales, despus se comparan [01 de X] con [01 de la secuencia], se ve que son iguales y corresponde al estado C [que significa que ha llegado 01]. En este caso se ve que la secuencia se rompe parcialmente y por tanto el circuito debe regresar al estado C, porque pueden usarse los valores 01 que fueron los dos ltimos que ingresaron a travs de la variable de entrada X [fig. 4.45]. Con esto se termina el anlisis desde el estado E.

Estando en F, si el nuevo valor de X es 0, que no corresponde al siguiente dato consecutivo de la secuencia. En este caso, haciendo el mismo tipo de comparaciones que se hicieron antes, se ve que la secuencia se rompe parcialmente y por tanto el circuito debe regresar al estado B, porque puede usarse el valor 0 que fue el ltimo que ingres a travs de la variable de entrada X [fig. 4.46]. Recuerde que B significa que solo ha llegado el primer bit vlido de la secuencia. Hasta aqu todas las salidas actuales valen 0, porque no se ha completado la secuencia pedida.

FIG U R A 4.4 6

FIG U R A 4.4 5

Si el estado actual es F [que significa que la llegado 01100, en forma consecutiva] y el nuevo valor de X es 1, que corresponde al ltimo dato vlido de la secuencia, y como el problema pide que una vez que se ha terminado de detectar la secuencia, la salida Z<t> [salida actual] tome el valor 1 y, adems, se regrese al estado inicial A [fig. 4.47]. Con esto se termina el anlisis desde el estado F y al no Carlos Novillo Montero 292 Can

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haberse creado nuevos estados, el anlisis tambin termina.

lo hace por facilidad, aunque de ninguna manera garantice que sea el circuito lgico ms simple. En base a la asignacin, se obtiene la tabla de transicin de estados.
EN TR A D A A CTU A L ESTA D O A CTU A L A B C

0 B /0 B /0 B /0 E/0 F/0 B /0

1 A /0 C/0 D /0 A /0 C/0 A /1

FIG U R A 4.4 7

La fig. 4.48, muestra el diagrama de estados completo, en l se ha incluido la entrada Master-Reset (M.R.) que permite reinicializar el circuito en cualquier momento, en la mayora de los casos puede considerrsela igual a la entrada de borrado.
ESTA D O A B C D E FIG UR A 4.48 D IA G RA M A D E ESTA D O S CO M P LETO F

D E F

A SIG NA CI N

EN TR A D A A CTU A L ESTA D O A CTU A L [00 0 ] [00 1 ] [01 0 ] [01 1 ] [10 0 ] [10 1 ]

Q2 0 0 0 0 1 1

Q1 0 0 1 1 0 0

Q0 0 1 0 1 0 1

0 [00 1 ]/0 [00 1 ]/0 [00 1 ]/0 [10 0 ]/0 [10 1 ]/0 [00 1 ]/0

1 [00 0 ]/0 [01 0 ]/0 [01 1 ]/0 [00 0 ]/0 [01 0 ]/0 [00 0 ]/1

De este diagrama se obtiene la tabla de estados que se muestra a continuacin. Inmediatamente se hace la asignacin de estados, en este caso se ha escogido la opcin de estados continuos del 0 al 5, esto se Carlos Novillo Montero 293 Can

La asignacin de estados que se ha utilizado para este ejemplo, es la ms obvia, aunque no garantiza que se obtenga el circuito lgico ms simplificado. De la tabla de transiciones se obtiene la siguiente tabla que muestra el comportamiento de la red que Carlos Novillo Montero 294 Can

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se est diseando, en ella se han incluido las columnas para las seales de comando actual.
EN T ACT
X < t>

EST. A CTU A L <t> Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

ES T. P R X . <t + 1> Q2 0 0 0 1 1 0 X X 0 0 0 0 0 0 X X Q1 0 0 0 0 0 0 X X 0 1 1 0 1 0 X X Q0 1 1 1 0 1 1 X X 0 0 1 0 0 0 X X

SA L ACT
Z < t>

CO M A N D O A CTU A L <t> J2 0 0 0 1 X X X X 0 0 0 0 X X X X K2 X X X X 0 1 X X X X X X 1 1 X X J1 0 0 X X 0 0 X X 0 1 X X 1 0 X X K1 X X 1 1 X X X X X X 0 1 X X X X J0 1 X 1 X 1 X X X 0 X 1 X 0 X X X K0 X 0 X 1 X 0 X X X 1

La implementacin del circuito secuencial sincrnico que se muestra en la fig. 4.49.

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

0 0 0 0 0 0 X X 0 0 0 0 0 1 X X

FIG U R A 4.4 9 X 1 X 1 X X

Mediante cualquiera de los mtodos de simplificacin, se obtienen las ecuaciones de salida y de comando actuales.

Una variacin del diseo anterior sera si se desea que, una vez detectada la secuencia, la salida Z<t> tome el valor 1 pero con el siguiente pulso de reloj y que adems el circuito est listo para detectar todas las secuencias vlidas que lleguen a travs de X<t>.

FIG U R A 4.5 0

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CA P TU LO 4 - D IS E O SECU EN CIA L SIN CR N ICO F G 1 1 0 1 1 0 [10 1 ] [11 0 ] [00 1 ]/0 [00 1 ]/1

- 2 98 [11 0 ]/0 [01 1 ]/1

En esa situacin el diagrama de estados tendr una alteracin despus del estado F. Esto se muestra en la fig. 4.50. La fig. 4.50 muestra los cambios que se obtienen segn el nuevo planteamiento del problema y siguiendo el mismo procedimiento anterior se obtiene el diagrama de estados en el que se ha incluido una entrada para la inicializacin manual [M.R.]. Del diagrama de estados se obtiene la tabla de estados que se muestra a continuacin.
EN TR A D A A CTU A L ESTA D O A CTU A L A B C D E F G 0 B /0 B /0 B /0 E/0 F/0 B /0 B /1 1 A /0 C/0 D /0 A /0 C/0 G /0 D /1

De la tabla de transicin de estados se obtiene la tabla que muestra el comportamiento de la red que se est diseando, en ella se han incluido las columnas para las seales de comando actual.
EN T ACT
X < t>

EST. A CTU A L <t> Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

ES T. P R X . <t + 1> Q2 0 0 0 1 1 0 0 X 0 0 0 0 0 1 0 X Q1 0 0 0 0 0 0 0 X 0 1 1 0 1 1 1 X Q0 1 1 1 0 1 1 1 X 0 0 1 0 0 0 1 X

SA L ACT
Z < t>

CO M A N D O A CTU A L <t> J2 0 0 0 1 X X X X 0 0 0 0 X X X X K2 X X X X 0 1 1 X X X X X 1 0 1 X J1 0 0 X X 0 0 X X 0 1 X X 1 1 X X K1 X X 1 1 X X 1 X X X 0 1 X X 0 X J0 1 X 1 X 1 X 1 X 0 X 1 X 0 X 1 X K0 X 0 X 1 X 0 X X X 1 X 1 X 1 X X

0 0 0 0 0 0 0 0 1 1 1 1 1 A SIG NA CI N EN TR A D A A CTU A L ESTA D O A CTU A L [00 0 ] [00 1 ] [01 0 ] [01 1 ] [10 0 ] 1 1 1 ESTA D O A B C D E Q2 0 0 0 0 1 Q1 0 0 1 1 0 Q0 0 1 0 1 0 0 [00 1 ]/0 [00 1 ]/0 [00 1 ]/0 [10 0 ]/0 [10 1 ]/0 1 [00 0 ]/0 [01 0 ]/0 [01 1 ]/0 [00 0 ]/0 [01 0 ]/0

0 0 0 0 0 0 1 X 0 0 0 0 0 0 1 X

Mediante cualquiera de los mtodos de simplificacin, se obtienen las ecuaciones de salida y de comando actuales.

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la secuencia, el circuito debe regresar al estado inicial para empezar una nueva deteccin.
t X <t> 0 1 1 0 2 1 3 1 4 1 5 0

Estado inicial, no ha llegado ningn dato de la secuencia.

El circuito correspondiente se muestra en la fig. 4.51. En l pueden verse algunos cambios, como era de esperar. Se ha agregado las salidas [Q2, Q1 y Q0] de los FFs para poder observar los estados de la red secuencial.

FIG U R A 4.5 2

Cero no es el primer dato de la secuencia, entonces el circuito permanece en el estado q0 hasta que llegue el primer dato de la secuencia pedida, fig 4.53.

F I G U R A 4 .5 3

FIG U R A 4.5 1

Llega el primer vlido bit de la secuencia, por tanto se crea un nuevo estado, [q1], fig. 4.54.

Ejemplo 4.- Utilice flip-flops tipo-JK para disear un circuito secuencial sincrnico que permita detectar la siguiente secuencia de bits. Una vez detectada Carlos Novillo Montero 299 Can Carlos Novillo Montero 300 Can

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FIG U R A 4.5 4 FIG U R A 4.5 7

Llega el segundo dato consecutivo de la secuencia, se crea un nuevo estado [q2] fig. 4.55. Cuando llega el tercer valor de la secuencia, se crea un nuevo estado [q3] que recuerda que ha llegado el tercer dato consecutivo de la secuencia deseada [en este caso, 101], fig. 4.58.

FIG U R A 4.5 5

Solo se puede utilizar el ltimo dato que ha llegado y que corresponde al estado q1, fig. 4.56.

FIG U R A 4.5 8

FIG U R A 4.5 6

Si estando en el estado q2, llega un cero, se rompe la secuencia y el circuito debe regresar al estado inicial [q0], para empezar de nuevo la deteccin de la secuencia, fig. 4.57.

Estando en q3 llega un 0, entonces se compara [1010] de X con [1011] de la secuencia, no corresponden. Luego se compara [010] de X con [101] de la secuencia, tampoco corresponden. Entonces se comparan los dos ltimos bits llegados a travs de X [10] con los dos primeros bits de la secuencia pedida [10], si son iguales y corresponden al estado q2, por tanto el circuito regresa al estado q2 [fig. 4.59].

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FIG U R A 4.5 9

FIG U R A 4.6 1

Llega el cuarto valor consecutivo de la secuencia, fig. 4.60.

Llega el quinto valor consecutivo de la secuencia, fig. 4.62.

FIG U R A 4.6 0

FIG U R A 4.6 2

Estando en q4 [1011] llega un 0, entonces se compara [10110 de X] con [10111 de la secuencia], y se ve que no son iguales, de manera que ahora se comparan los 4 ltimos bits que llegaron a travs de X [0110] con los 4 primeros bits de la secuencia [1011], tampoco son iguales; se sigue la comparacin y ahora se lo hace con los 3 ltimos bits de X [110] y los 3 primeros de la secuencia [101] y no corresponden, entonces se comparan los 2 ltimos bits llegados en X [10] con 2 primeros bits de la secuencia [10], son iguales y corresponden al estado q2 [q2 significa que han llegado 2 valores consecutivos de la secuencia], por tanto, el circuito debe regresar al estado indicado, fig. 4.61. Carlos Novillo Montero 303 Can

Llega el sexto valor consecutivo que completa la secuencia pedida, la salida actual Z<t> toma el valor 1 y el circuito regresa al estado inicial para empezar una nueva deteccin, fig. 4.63.

FIG U R A 4.6 3

Si estando en q5 y llega un 1, no se completa la secuencia pero el circuito debe regresar al estado Carlos Novillo Montero 304 Can

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CA P TU LO 4 - D IS E O SECU EN CIA L SIN CR N ICO EN TR A D A A CTU A L ESTA D O q0 q1 q2 q3 q4 q5

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q1, que indica que ha llegado el primer valor de la secuencia, fig. 4.64.

0 q 0 /0 q 2 /0 q 0 /0 q 2 /0 q 2 /0 q 0 /1

1 q 1 /0 q 1 /0 q 3 /0 q 4 /0 q 5 /0 q 0 /0

FIG U R A 4.6 4

En la fig. 4.65 se muestra el diagrama de estados completo en el que se ha incluido la entrada M.R. para reiniciar el circuito cuando sea necesario, se adjunta la tabla de estados.

A continuacin sera la asignacin de estados, la tabla de transicin de estados, finalmente la tabla del comportamiento de la red secuencial que se est diseando, estas tablas mo se muestran en este ejemplo. Mediante cualquiera de los mtodos de simplificacin, se obtienen las ecuaciones simplificadas de comando y de salida actuales para implementar la red lgica secuencial sincrnica que se presenta en la fig. 4.66.

FIG U R A 4.6 5

A continuacin y siguiendo los pasos indicados anteriormente se obtiene la tabla de estados, que se muestra a continuacin.
FIG U R A 4.6 6

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Estado inicial, fig. 4.68. Otra vez, puede presentarse una variacin al diseo anterior que sera si se desea que, una vez detectada la secuencia, la salida Z<t> tome el valor 1 pero con el siguiente pulso de reloj y que adems el circuito est listo para detectar todas secuencias que lleguen a travs de X<t>. El diagrama de estados resultante se muestra en la fig. 4.67.

FIG U R A 4.6 8

Primer valor de la secuencia, fig. 4.69.

FIG U R A 4.6 9

Si en el estado inicial llega un 1, que no corresponde al primer bit de la secuencia, el circuito permanece en q0, fig. 4.70. Se completa el anlisis desde q0.
FIG U R A 4 .6 7

El resto del diseo sigue los mismos pasos que se han indicado en ejemplos anteriores. Ejemplo 5.- Utilice flip-flops tipo-JK para disear un circuito secuencial sincrnico que permita detectar la siguiente secuencia de bits. Una vez detectada la secuencia, el circuito debe regresar al estado inicial para empezar una nueva deteccin.
t X <t> 0 0 1 0 2 1 3 1 4 0 5 1

FIG U R A 4.7 0

Ahora se analiza desde q1, si el siguiente bit es 0, que corresponde al segundo bit de la secuencia pedida, se crea el tercer estado [q2 que equivale a 00], fig. 4.71.

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FIG U R A 4.7 2

corresponde al tercer bit consecutivo de la secuencia, y se crea el estado q3 que recuerda que ha llegado el tercer bit de la secuencia, fig. 4.75. Se termina el anlisis desde q2.

Si estando en q1 llega un 1, se rompe la secuencia que se haba empezado a detectar y la red regresa al estado inicial q0, fig. 4.73. Se termina el anlisis desde q1.

FIG U R A 4.7 5

Se inicia el anlisis desde el estado q3. Si llega un 0, entonces se realizan las siguientes comparaciones.
FIG U R A 4.7 3

Esta vez se analiza desde el estado q2 que significa que ha llegado [00]. Si el siguiente bit es 0, se comparan X<t> Secuencia [000] con [001], no son iguales, entonces [00] con [00], son iguales, por tanto q2, entonces el circuito permanece en q2, fig. 4.74.

X<t> [0010] con [001] con [01] con [0] con Por tanto,

Secuencia [0011], no son iguales [001], no corresponden [01], no corresponden [0], igual al estado q1. la red regresa a q1, fig. 4.76.

FIG U R A 4.7 6

FIG U R A 4.7 4

Si el estado actual es q2 [00] y llega un 1, Carlos Novillo Montero 309 Can

Desde q3 [001] si llega un 1, es decir hasta este momento han llegado los valores 0011 en forma Carlos Novillo Montero 310 Can

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consecutiva, que corresponde al cuarto bit de la secuencia pedida, por tanto se crea el estado q4 que recuerda que ha llegado el cuarto bit consecutivo de la secuencia, fig. 4.77. Aqu termina el anlisis desde el estado q3.

[111] con [001], no corresponden [11] con [00], no son iguales [1] con [0], no son iguales Por tanto, la secuencia se rompe totalmente y la red regresa al estado inicial q0, fig. 4.79.

FIG U R A 4.7 7 FIG U R A 4.7 9

Ahora si el estado es q4 [0011] y si llega un 0 que corresponde al quinto bit consecutivo de la secuencia, entonces se crea el estado q5 que indica que ha llegado un bit ms de la secuencia, fig. 4.78.

Ahora, si el estado actual es q5, y si llega un 0, entonces se realizan las siguientes comparaciones. X<t> Secuencia [001100] con [001101], no son iguales [01100] con [00110], no corresponden [1100] con [0011], no corresponden [100] con [001], no son iguales [00] con [00], son iguales y corresponde al estado q2. Entonces, el circuito regresa al estado q2, fig. 4.80.

FIG U R A 4.7 8

Si el estado actual es q4, y si llega un 1, entonces se realizan las siguientes comparaciones. X<t> Secuencia [00111] con [00110], no son iguales [0111] con [0011], no corresponden Carlos Novillo Montero 311 Can

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FIG U R A 4.8 0 FIG U R A 4.8 2

EN TR A D A

Si el estado actual es q5 [00110] y si llega un 1 que corresponde al ltimo bit consecutivo que completa la secuencia, entonces se regresa al estado inicial q0 y la salida toma el valor 1, fig. 4.81.

A CTU A L ESTA D O q0 q1 q2 q3 q4 q5

0 q 1 /0 q 2 /0 q 2 /0 q 1 /0 q 5 /0 q 2 /0

1 q 0 /0 q 0 /0 q 3 /0 q 4 /0 q 0 /0 q 0 /1

FIG U R A 4.8 1

En la fig. 4.82 se muestra el diagrama de estados completo en el que se ha incluido la entrada M.R. y se adjunta la tabla de estados. Siguiendo los pasos estudiados anteriormente [tabla de estados, asignacin de estados, tabla de excitacin y tabla del comportamiento de la red secuencial] se obtienen las ecuaciones simplificadas de comando y de salida actuales para implementar la red lgica secuencial sincrnica que se presenta en la fig. 4.83. Carlos Novillo Montero 313 Can

FIG U R A 4.8 3

Otra vez, puede presentarse una variacin al diseo anterior que sera si se desea que, una vez detectada Carlos Novillo Montero 314 Can

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la secuencia, la salida Z<t> tome el valor 1 con el siguiente pulso de reloj y que adems el circuito est listo para detectar todas secuencias que lleguen a travs de X<t>. El diagrama de estados resultante se muestra en la fig. 4.84.

se presenta en la fig. 4.85.

FIG U R A 4.8 4 FIG U R A 4.8 5 EN TR A D A A CTU A L ESTA D O q0 q1 q2 q3 q4 q5 q6

0 q 1 /0 q 2 /0 q 2 /0 q 1 /0 q 5 /0 q 2 /0 q 1 /1

1 q 0 /0 q 0 /0 q 3 /0 q 4 /0 q 0 /0 q 6 /0 q 0 /1

Ejemplo 6.-En base a un registro de desplazamiento disear un circuito que detecte la secuencia que se muestra a continuacin. La salida debe ser 1L cada vez que detecte la secuencia pedida.
t X <t> 0 1 1 0 2 1 3 1 4 0 5 1 6 0 7 0

Siguiendo los pasos de los problemas anteriores [asignacin de estados, tabla de excitacin y tabla del comportamiento de la red secuencial] se obtienen las ecuaciones de comando y de salida actuales para implementar la red lgica secuencial sincrnica que Carlos Novillo Montero 315 Can

La fig. 4.86 muestra la solucin del circuito secuencial pedido. El valor 1 que ingresa al tiempo t = 0, despus de 8 pulsos de reloj ocupar la posicin Q7, el 0 que ingresa al tiempo t = 1, despus de 7 pulsos de reloj llegar a ocupar la posicin Q6 y as sucesivamente, de modo que cuando ingrese la secuencia correcta, todas la entradas de la Carlos Novillo Montero 316 Can

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compuerta AND tendrn el valor 1, y la salida Z<t>, ser 1.

FIG U R A 4.8 6

Se observa que cuado el valor de la secuencia es 1, esa salida va directamente a la compuerta AND y cuando es 0, se requiere un inversor para que pueda ingresar a la compuerta AND. Ejemplo 7.- Disear un circuito secuencial sincrnico que permita detectar la siguiente secuencia [incluir un Master-Reset].
t X 0 <t> X 1 <t> 0 1 1 1 0 0 2 0 1 3 1 0

D :\R ES P A LD O S \S D -Ca p 04 .w p d R evisin : Ju nio - 2 00 8

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