UNIVERSIDAD DE SAN CARLOS DE GUATEMALA FACULTAD DE INGENIERA ESCUELA DE MECANICA ELECTRICA AREA DE ELECTRONICA

Fase 1
PROYECTO DE ELECTRONICA 3

Introduccin: La electrnica digital se encuentra en la mayora de los artefactos que encontramos, estos nos facilitan la vida, y los que haceres diarios, por lo que es parte fundamental entender su funcionamiento, adems de que su entendimiento es fundamental en carreras como ingeniera electrnica o ingeniera elctrica, por lo que el siguiente proyecto plantea una sala de cine, el cual tendr que ser diseado con componentes bsicos como lo son compuertas lgicas, flip flops, Displays y convertidores BCD, con lo que se pretende desarrollar la creatividad del estudiante para poder encontrar una manera ptima de realizar el proyecto sin

Objetivos: General: Aprender el funcionamiento fundamental de los componentes digitales.

Especficos: Entender cmo funcionan las compuertas lgicas. Entender el funcionamiento de los flip flop. Comprender el funcionamiento de un circuito Sumador. Aprender a utilizar los mapas de karnaugh.

Marco Terico
Compuertas Lgica
Es un dispositivo electrnico con una funcin booleana. Suman, multiplican, niegan o afirman, incluyen o excluyen segn sus propiedades lgicas. Se pueden aplicar a tecnologa electrnica, elctrica, mecnica, hidrulica y neumtica. Son circuitos de conmutacin integrados en un chip.

Tipos de compuerta
Lgica Directa.
Puerta S o Buffer La Compuerta lgica S, realiza la funcin booleana igualdad. En la prctica se suele utilizar como amplificador de corriente o como seguidor de tensin, para adaptar impedancias (buffer en ingls). La ecuacin caracterstica que describe el comportamiento de la puerta S es:

Su tabla de verdad es la siguiente: Tabla de verdad puerta SI Entrada Salida 0 0 1 1 Puerta AND La puerta lgica Y, ms conocida por su nombre en ingls AND ( ),

realiza la funcin booleana de producto lgico. Su smbolo es un punto (), aunque se suele omitir. As, el producto lgico de las variables A y B se indica como AB, y se lee A y B o simplemente A por B. La ecuacin caracterstica que describe el comportamiento de la puerta AND es:

Su tabla de verdad es la siguiente: Tabla de verdad puerta AND Entrada Entrada Salida 0 0 0 0 1 0 1 0 0 1 1 1

Puerta OR La puerta lgica O, ms conocida por su nombre en ingls OR ( realiza la operacin de suma lgica. La ecuacin caracterstica que describe el comportamiento de la puerta OR es: Su tabla de verdad es la siguiente: Tabla de verdad puerta OR Entrada Entrada Salida 0 0 0 0 1 1 1 0 1 1 1 1 ),

Puerta OR-exclusiva (XOR) La puerta lgica OR-exclusiva, ms conocida por su nombre en ingls XOR, realiza la funcin booleana A'B+AB'. Su smbolo observarse sus smbolos en electrnica. La ecuacin caracterstica que describe el comportamiento de la puerta XOR es: |Su tabla de verdad es la siguiente: Tabla de verdad puerta XOR Entrada Entrada Salida 0 0 0 0 1 1 1 0 1 1 1 0 Se puede definir esta puerta como aquella que da por resultado uno, cuando los valores en las entradas son distintos. ej: 1 y 0, 0 y 1 (en una compuerta de dos entradas). Se obtiene cuando ambas entradas tienen distinto valor. Si la puerta tuviese tres o ms entradas, la XOR tomara la funcin de suma de paridad, cuenta el nmero de unos a la entrada y si son un nmero impar, pone un 1 a la salida, para que el nmero (signo ms "+" inscrito en un crculo). En la figura de la derecha pueden

de unos pase a ser par. Esto es as porque la operacin XOR es asociativa, para tres entradas escribiramos: a (b c) o bien (a XOR de tres entradas Entrada Entrada 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 Entrada 0 1 0 1 0 1 0 1 b) c. Su tabla de verdad sera: Salida 0 1 1 0 1 0 0 1

Desde el punto de vista de la aritmtica mdulo 2, la puerta XOR implementa la suma mdulo 2, pero mucho ms simple de ver, la salida tendr un 1 siempre que el nmero de entradas a 1 sea impar.

Lgica Negada
Puerta NO (NOT) La puerta lgica NO (NOT en ingls) realiza la funcin booleana de inversin o negacin de una variable lgica. Una variable lgica A a la cual se le aplica la negacin se pronuncia como "no A" o "A negada". La ecuacin caracterstica que describe el comportamiento de la puerta NOT es:

Su tabla de verdad es la siguiente: Tabla de verdad puerta NOT Entrada Salida 0 1 1 0 Se puede definir como una puerta que proporciona el estado inverso del que est en su entrada. Puerta NO-Y (NAND) La puerta lgica NO-Y, ms conocida por su nombre en ingls NAND, realiza la operacin de producto lgico negado. En la figura de la derecha pueden observarse sus smbolos en electrnica. La ecuacin caracterstica que describe el comportamiento de la puerta NAND es:

Su tabla de verdad es la siguiente: Tabla de verdad puerta NAND Entrada Entrada Salida 0 0 1 0 1 1 1 0 1 1 1 0 Podemos definir la puerta NO-Y como aquella que proporciona a su salida un 0 lgico nicamente cuando todas sus entradas estn a 1. Puerta NO-O (NOR) La puerta lgica NO-O, ms conocida por su nombre en ingls NOR, realiza la operacin de suma lgica negada. En la figura de la derecha pueden observarse sus smbolos en electrnica. La ecuacin caracterstica que describe el comportamiento de la puerta NOR es:

Su tabla de verdad es la siguiente: Tabla de verdad puerta NOR Entrada Entrada Salida 0 0 1 1 0 1 0 1 1 0 0 0

Podemos definir la puerta NO-O como aquella que proporciona a su salida un 1 lgico slo cuando todas sus entradas estn a 0. La puerta lgica NOR constituye un conjunto completo de operadores. Puerta equivalencia (XNOR) La puerta lgica equivalencia, realiza la funcin booleana AB+AB. Su smbolo es un punto () inscrito en un crculo. En la figura de la derecha pueden XNOR es: observarse sus smbolos en electrnica. La ecuacin caracterstica que describe el comportamiento de la puerta

Su tabla de verdad es la siguiente: Tabla de verdad puerta XNOR Entrada Entrada Salida 0 0 1 1 0 1 0 1 1 0 0 1

Se puede definir esta puerta como aquella que proporciona un 1 lgico, slo si las dos entradas son iguales, esto es, 0 y 0 1 y 1 (2 encendidos o 2 apagados). Slo es verdadero si ambos componentes tiene el mismo valor lgico

Flip Flop
Es un multivibrador capaz de permanecer en uno de dos estados posibles durante un tiempo indefinido en ausencia de perturbaciones.1 Esta caracterstica es ampliamente utilizada en electrnica digital para memorizar informacin. El paso de un estado a otro se realiza variando sus entradas. Dependiendo del tipo de dichas entradas los flip flops se dividen en:

Asncronos: slo tienen entradas de control. El ms empleado es el flip flop RS. Sncronos: adems de las entradas de control posee una entrada de sincronismo o de reloj. Si las entradas de control dependen de la de sincronismo se denominan sncronas y en caso contrario asncronas. Por lo general, las entradas de control asncronas prevalecen sobre las sncronas.

La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de subida o de bajada). Dentro de los flip flops sncronos activados por nivel estn los tipos RS y D, y dentro de los activos por flancos los tipos JK, T y D. Los flip flops sncronos activos por flanco (flip-flop) se crearon para eliminar las deficiencias de los latches (flip flops asncronos o sincronizados por nivel).

Flip Flop T (Toggle)

Dispositivo de almacenamiento temporal de 2 estados (alto y bajo). El flip flop T cambia de estado ("toggle" en ingls) cada vez que la entrada de sincronismo o de reloj se dispara mientras la entrada T est a nivel alto. Si la entrada T est a nivel bajo, el flip flop retiene el nivel previo. Puede obtenerse al unir las entradas de control de un flip flop JK, unin que se corresponde a la entrada T. No estn disponibles comercialmente. La ecuacin caracterstica del flip flop T que describe su comportamiento es:

y la tabla de verdad: T 0 0 1 1 Q 0 1 0 1 Qsiguiente 0 1 1 0

Flip Flop JK
Es verstil y es uno de los tipos de flip-flop ms usados. Su funcionamiento es idntico al del flipflop S-R en las condiciones SET, RESET y de permanencia de estado. La diferencia est en que el flip-flop J-K no tiene condiciones no vlidas como ocurre en el S-R. Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y bajo), cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser activadas:

J: El grabado (set en ingls), puesta a 1 nivel alto de la salida. K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.

Si no se activa ninguna de las entradas, el flip flop permanece en el estado que posea tras la ltima operacin de borrado o grabado. A diferencia del flip flop RS, en el caso de activarse ambas entradas a la vez, la salida adquirir el estado contrario al que tena. La ecuacin caracterstica del flip flop JK que describe su comportamiento es:

Y su tabla de verdad es: J K Q Qsiguiente 0 0 0 0

0 0 1 1 0 1 X 0 1 0 X 1 1 1 0 1 1 1 1 0 X=no importa J 0 0 1 1 K 0 1 0 1 Q q 0 1

Una forma ms compacta de la tabla de verdad es (Q representa el estado siguiente de la salida en el prximo flanco de reloj y q el estado actual):

El flip flop se denomina as por Jack Kilby, el inventor de los circuitos integrados en 1958, por lo cual se le concedi el Premio Nobel en fsica de 2000.

Flip flop JK activo por flanco

Junto con las entradas J y K existe una entrada C de sincronismo o de reloj cuya misin es la de permitir el cambio de estado del flip flop cuando se produce un flanco de subida o de bajada, segn sea su diseo. Su denominacin en ingls es J-K Flip-Flop Edge-Triggered. De acuerdo con la tabla de verdad, cuando las entradas J y K estn a nivel lgico 1, a cada flanco activo en la entrada de reloj, la salida del flip flop cambia de estado. A este modo de funcionamiento se le denomina modo de basculacin (toggle en ingls).

Flip flop JK Maestro-Esclavo

Aunque an puede encontrarse en algunos equipos, este tipo de flip flop, denominado en ingls J-K Flip-Flop Master-Slave, ha quedado obsoleto ya que ha sido reemplazado por el tipo anterior. Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o bajo) se toman los valores de las entradas J y K y en el flanco de bajada (o de subida) se refleja en la salida. q 0 0 1 1 Q 0 1 0 1 J 0 1 X X K X X 1 0

Otra forma de expresar la tabla de verdad del flip flop JK es mediante la denominada tabla de excitacin:

Siendo q el estado presente y Q el estado siguiente.

La ecuacin caracterstica del flip flop jk es: Q(t+1)=JQ+KQ la cual se obtiene de la tabla caracterstica del flip flop.

Aplicacin
Un flip flop puede usarse para almacenar un bit. La informacin contenida en muchos flip flops puede representar el estado de un secuenciador, el valor de un contador, un carcter ASCII en la memoria de un ordenador, o cualquier otra clase de informacin. Un uso corriente es el diseo de mquinas de estado finitas electrnicas. Los flip flops almacenan el estado previo de la mquina que se usa para calcular el siguiente. El T es til para contar. Una seal repetitiva en la entrada de reloj hace que el flip flop cambie de estado por cada transicin alto-bajo si su entrada T est a nivel 1. La salida de un flip flop puede conectarse a la entrada de reloj de la siguiente y as sucesivamente. La salida final del conjunto considerado como una cadena de salidas de todos los flip flops es el conteo en cdigo binario del nmero de ciclos en la primera entrada de reloj hasta un mximo de 2n-1, donde n es el nmero de flip flops usados. Uno de los problemas con esta configuracin de contador (ripple counter en ingls) es que la salida es momentneamente invlida mientras los cambios se propagan por la cadena justo despus de un flanco de reloj. Hay dos soluciones a este problema. La primera es muestrear la salida slo cuando se sabe que esta es vlida. La segunda, ms compleja y ampliamente usada, es utilizar un tipo diferente de contador sncrono, que tiene una lgica ms compleja para asegurar que todas las salidas cambian en el mismo momento predeterminado, aunque el precio a pagar es la reduccin de la frecuencia mxima a la que puede funcionar. Una cadena de flip flops T como la descrita anteriormente tambin sirve para la divisin de la frecuencia de entrada entre 2n, donde n es el nmero de flip flops entre la entrada y la ltima salida.

Propuesta de Proyecto
La forma de realizar el proyecto ser la siguiente: Debido a que se necesitan 3 reas distintas, las dividiremos en 2 secciones de 12 y una de 8, las cuales sern Superior, Media e Inferior, cada seccin se subdividir en subsecciones de 4 asientos y se ver aproximadamente de la siguiente manera.

Seccin Superior Encerrado en un crculo se encuentran las subsecciones.

Seccin Media

Seccin Inferior

La razn principal por la cual se han dividido en subsecciones ha sido que al momento de contabilizar los asientos sera demasiado difcil crear un circuito que analizara y convertira a binario, el nmero de asientos libres, por lo que sera ms conveniente agruparlo en grupos de 4 para que las variables a considerar fueran menos.

Por consiguiente el proyecto se cre en 4 etapas importantes que son descritas a continuacin:

Etapa 1: La primera etapa es la ms complicada y que consume ms componentes que las otras, debido a que los usuarios no se sentaran en un orden especifico, por lo que convertir esos estados a un nmero binario se vuelve una tarea demasiado compleja, por lo tanto como se coment anteriormente se opt por dividir en subsecciones de 4 asientos, y a estos se les asigno una variable y por medio de mapas de karnaugh (ver anexos Etapa 1) se logr encontrar un circuito lgico (Ver Circuito Etapa 1) que identificara que cantidad de asientos se encuentran vacos.

Etapa 2: Esta etapa se encarga de entrelazar la cantidad de asientos libres en la seccin, ya que se agruparon los asientos en subsecciones de 4, y que cada uno de estos tiene su propio circuito lgico que contabiliza en nmeros binario la cantidad de asientos libres, es necesario sumar cada una de las secciones, y de esto se encarga esta etapa, de sumar binariamente cada una de las subsecciones y se logra por medio de circuitos sumadores (ver circuito Etapa 2 y en la seccin de anexos Etapa 2 Sumador Flip Flop). Etapa 3: Esta etapa recibe los bits provenientes de los sumadores, estos bits contabilizan de 0-12, pero como sabemos que los decodificadores BDC, solo permiten el ingreso de valores de 0 9, y como entre las restricciones de proyecto se encuentra que no se pueden utilizar contadores binarios, fue necesario utilizar nuevamente los mapas de karnaugh, para poder codificar los bits entrantes y producir que cuando el conteo cambie de 9 a 10, este circuito produzca un 0 luego un 1 y 2. Etapa 4: Esta es la etapa ms sencilla de todas, la nica funcin que realiza es tomar los bits de salida de la etapa 3, y por medio de un convertidor BCD mostrarlo en un display.

Presupuesto:
Circuito Integrado 74LS04 Q 3.50 c/u Circuito Integrado 74LS32 Q 3.70 c/u Circuito Integrado 74LS08 Q 5.20 c/u Circuito Integrado 74LS83 Q 10.00 c/u 10 unidadesQ 35.00 12 unidades.Q 44.40 11 unidades.Q 57.20 3 unidades.Q 30.00

Circuito Integrado Codificador 74LS47 Q 25.00 c/u 3 unidades....Q 50.00 Switch Q 5.00 36 unidades.Q 160.00

Placas, acido extras .Q 100.00 Total Q 476.60

Circuitos
Circuito identificador de estados:

Etapa 1:

Etapa 2:

Circuito Sumador.(ver anexo para ver la equivalencia en compuertas lgicas)

Etapa 3:

Etapa 4:

Conclusiones:
Una de las principales razones por las cuales se eligi estos circuitos es porque todo el proyecto prcticamente se redujo a 4 asientos, debido a que el mismo mecanismo de funcionamiento de estos 4 asientos ser el mismo mecanismo para todos los dems, por lo que el trabajo se reduce considerablemente, pero si se analiza desde el punto de vista econmico es difcil definir un costo, debido a que existe la opcin de comprar por mayor algunos componentes y as ahorrar.

Anexos Etapa 1:

Ecuaciones booleanas: Para A: Ecuacin original en funcin de AND y OR:

(ABCD)+(ABCD)+(ABCD)+(ABCD)+(ABC D)+(ABCD)+(ABCD)+(ABCD)

Ecuacin simplificada en funcin de distinto tipo de compuertas: A B C D Para B: Ecuacin original en funcin de AND y OR:
(BCD)+(BCD)+(ABC)+(ACD)+(ACD)+(ABD)

Ecuacin simplificada en funcin de distinto tipo de compuertas: [A B CD] Para C: Ecuacin original en funcin de AND y OR:
(ABCD)

[AB+ A BC]

Ecuacin simplificada en funcin de distinto tipo de compuertas: [A B CD][AB+ A BC] Para D: 0

Mapas de Karnaugh, y tablas de la verdad.

8 C 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 4 D 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 2 E 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 1 F 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 FA 0 1 1 0 1 0 0 1 1 0 0 1 0 1 1 0 2 FB 0 0 0 1 0 1 1 1 0 1 1 1 1 1 1 0 4 FC 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 8 FD 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

FA

FB

FA

FB

Etapa 2:

Sumador con Compuertas:

Etapa 3:
Compuertas codificador 0-9; 0-5: Los valores A = Bit1; B = Bit2; C = Bit3; C = Bit4, respectivamente: Bit1 D Bit2 (ABC)+( AC) Bit3 (AB)+(BC) Bit4 (ABC)

Mapas de Karnaugh, y tablas de la verdad.

8 C 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 4 D 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 2 E 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 1 F 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 8 D 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 4 C 0 0 0 0 1 1 1 1 0 0 0 0 0 0 1 1 2 B 0 0 1 1 0 0 1 1 0 0 0 0 1 1 0 0 1 A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15