UNIVERSIDAD AUTONOMA DE YUCATAN FACULTAD DE MATEMATICAS

Comparador de Secuencias

Mariano Bolio Farah Felipe Sols Lugo Carlos Lpez Maldonado Emmanuel Vera Tun 09/05/2011

Objetivo
Disear e implementar en VHDL un comparador de secuencias (por medio de una mquina de estados) que responda cuando se han ingresado cuatro bits iguales en sus dos entradas. Una vez finalizado el cdigo, se descargar en un FPGA en donde el usuario podr interactuar con el comparador de secuencias de la siguiente manera: Las dos secuencias se establecern por medio de dos switches, si el switch esta activado ser un 1 y sino lo esta ser un 0; Al oprimir un pushbutton se ingresarn los bits establecidos por los switches a su respectiva secuencia. Cuando se hayan ingresado cuatro bits iguales en las dos secuencias un LED se encender para indicarlo.

Procedimiento
Para resolver este problema de comparador de secuencias se uso una maquina de moore porque la salida solo depende del estado presente, como entrada se tom un bus de 2 bits, ya que son las entradas de las dos seales (switches).

Estado 000, Salida 0:

En esta parte del cdigo y en el diagrama se explica el comportamiento del estado 000, que es el estado inicial y de reset (RST). En este estado aun no se ha detectado alguna igualdad entre las dos seales de entrada. Si estando en este estado la combinacin de entradas de los switches es 00 o 11 el estado actual ser el estado 001, cualquier otra combinacin el estado actual seguir siendo el inicial:

Estado 001, Salida 0:

En esta parte del cdigo y en el diagrama se explica el comportamiento del estado 001. En este estado se a detectado que hay un bit igual en las seales. Si estando en este estado la combinacin de entradas de los switches es 00 o 11 el estado actual ser el estado 010, cualquier otra combinacin el estado actual ser el inicial:

Estado 010, Salida 0:

En esta parte del cdigo y en el diagrama se explica el comportamiento del estado 010. En este estado se a detectado que hay dos bits iguales en las seales. Si estando en este estado la combinacin de entradas de los switches es 00 o 11 el estado actual ser el estado 011, cualquier otra combinacin el estado actual ser el inicial:

Estado 011, Salida 0:

En esta parte del cdigo y en el diagrama se explica el comportamiento del estado 011. En este estado se a detectado que hay tres bits iguales en las seales. Si estando en este estado la combinacin de entradas de los switches es 00 o 11 el estado actual ser el estado 100, cualquier otra combinacin el estado actual ser el inicial:

Estado 100, Salida 1:

En esta parte del cdigo y en el diagrama se explica el comportamiento del estado 100, que es el estado final en el cual se enciende un led avisndonos que se ha detectado una secuencia de cuatro bits iguales. Si estando en este estado la combinacin de entradas de los switches es 00 o 11 el estado actual seguir siendo el estado 100, cualquier otra combinacin el estado actual ser el inicial: