Lgica Digital II

LOGICA DIGITAL II

Universidad Nacional Federico Villarreal Ing. Javier Barriga Hoyle

CAP 1. Biestables
Contenido: 1.1 Introduccin a los circuitos secuenciales 1.2 Latch y Flip Flops 1.3 Circuitos Secuenciales: Diseo. 1.4 Monoestables y temporizadores. 1.5 Aplicaciones.

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1.1 Introduccin a los circuitos secuenciales

Los circuitos secuenciales se caracterizan por su capacidad de memorizar informacin; a consecuencia de esto, los valores de sus respectivas salidas en un momento concreto, no dependen exclusivamente de los valores de las entradas en ese instante, sino que dependen tambin de los valores que estuvieran presentes con anterioridad.

1.1 Introduccin a los circuitos secuenciales

Entradas Salidas Circuito Combinacional Memoria

Estado interno

Figura 1.1 Diagrama de un circuito secuencial

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1.2 Latch y Flip-Flops

Biestable: Los dispositivos biestables se dividen en flip-flops y latches. Los biestables poseen dos estados estables, denominados SET (activacin) y RESET (desactivacin), en los cuales se pueden mantener indefinidamente, por lo que estos dispositivos son muy adecuados como elementos de almacenamiento.

1.2 Latch y Flip Flops

Latch: Es un elemento de memoria cuyas seales de entrada de excitacin controlan el estado del dispositivo. Si un latch tiene una entrada que obliga a la salida del dispositivo a tomar el valor 1, sta es un latch set. Si un latch tiene una entrada que obliga a la salida del dispositivo a tomar el valor 0, sta es un latch reset. Si el dispositivo tiene ambas entradas de excitacin se tiene un latch set-reset.

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1.2 Latch y Flip Flops

Q'

Q'

(a) Diagrama lgico

(b) Smbolo Lgico

Figura 1.2 Representacin de un latch RS.

1.2 Latch y Flip Flops

S
R Q

R 0 0 1 0 1

Q 1 1 0 0 0

Q 0 0 1 1 0

1 0 0 0 1

Q'

Latch RS con NOR

Tabla de verdad del Latch RS

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1.2 Latch y Flip Flops

Set Reset Q
Figura 1.3 Diagrama de Tiempos en el Latch RS

1.2 Latch y Flip Flops

S'

S'

R'

Q'

R'

Q'

(a) Diagrama lgico

(b) Smbolo Lgico

Figura 1.4 Representacin de un latch RS con NAND.

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1.2 Latch y Flip Flops

Flip Flops: Difiere de un Latch por el hecho de que tiene una seal de control llamada reloj. La seal de reloj emite una instruccin al flip-flop, permitindole cambiar de estado de acuerdo con las seales de entrada de excitacin. Un latch cambia de estado de inmediato, segn sus seales de excitacin de entrada, mientras que un flip-flop espera la seal de su reloj antes de cambiar de estado.

1.2 Latch y Flip Flops

R Q

S C

R
Q' S

Q'

(a) Diagrama lgico

(b) Smbolo Lgico

Figura 1.5 Representacin de un F/F RS temporizado.

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1.2 Latch y Flip Flops

Q 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 R 0 1 0 1 0 1 0 1 Q(t+1) 0 0 1 Ind. 1 0 1 Ind. Diagrama de tiempos
Q R C S

Tabla caracterstica

1.2 Latch y Flip Flops

Conclusin: Actualmente solamente se suelen utilizar biestables sncronos y dentro de estos los que tienen activacin por flanco, ya sea de subida o de bajada. La clasificacin de biestables desde el punto de vista del nmero de entradas y de su constitucin interna se puede resumir en:
Biestable o F/F R-S. Biestable o F/F D. Biestable o F/F J-K. Biestable o F/F T.

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1.2.1 Flip-flop disparado por flanco

R Q C
Detector de transicin de impulsos

Q' S

Figura 1.6 F/F disparado por flanco positivo o flanco negativo.

1.2.1 Flip-flop disparado por flanco

Retardo CK CK CLK CK Retardo CK CLK

CK CK CLK

CK CK CLK

(a) Flanco positivo

(b) Flanco negativo

Figura 1.7 Circuitos detectores de flanco.

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1.2.1 Flip-flop disparado por flanco

S C R

S C

Q'

Q'

(a) Flanco de subida

(b) Flanco de bajada

Figura 1.8 Representacin simblica del F/F.

1.2.1 Flip-flop disparado por flanco

Q 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 R 0 1 0 1 0 1 0 1 Q(t+1) 0 0 1 Ind. 1 0 1 Ind. Diagrama de tiempos Q(t+1) = S + Q.R Ecuacin caracterstica
Q S R CK

Tabla caracterstica

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1.2.2 Flip-flop tipo D

Es un circuito secuencial que tiene una sola entrada D de control, una entrada de reloj y dos salidas Q y su inversa. Se obtiene uniendo la entrada S con la entrada R a travs de un inversor. Su aplicacin est orientado principalmente para almacenar datos en forma temporal, ya que la salida Q sigue a la entrada D. Es decir, no cambia de estado el dato de entrada.

1.2.2 Flip-flop tipo D

RS
D Q CK Q'

D C

Q'

(a) Diagrama lgico

(b) Smbolo lgico

Figura 1.9 Representacin de un F/F D.

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1.2.2 Flip-flop tipo D

Q 0 0 1 1

D 0 1 0 1

Q(t+1) 0 1 0 1 Diagrama de tiempos Ecuacin caracterstica

D CK Q

Tabla caracterstica Q(t+1) = D

1.2.2 Flip-flop tipo J-K

Es un biestable con el mismo nmero de entradas y salidas que el biestable R-S, en el que se ha introducido la mejora de que el estado 11 en las entradas JK no es un estado prohibido como lo era en el caso del biestable RS. Las entradas J y K se comportan como las entradas S y R para poner en uno o cero (set o reset) al flip flop Su aplicacin est orientado principalmente para el diseo de contadores.

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1.2.2 Flip-flop tipo J-K

J CK K

J C

Q'

Q'

(a) Diagrama lgico

(b) Smbolo lgico

Figura 1.10 Representacin de un F/F J-K.

1.2.2 Flip-flop tipo J-K

Q 0 0 0 0 1 1 1 1 J 0 0 1 1 0 0 1 1 K 0 1 0 1 0 1 0 1 Q(t+1) 0 0 1 1 1 0 1 0 Q(t+1) = J.Q + K.Q Ecuacin caracterstica Diagrama de tiempos
K CK Q J

Tabla caracterstica

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1.2.2 Flip-flop tipo T

Es un circuito secuencial que tiene una sola entrada T de control, una entrada de reloj y dos salidas Q y su inversa (Q). Se obtiene uniendo la entrada J con la entrada K El nombre T se deriva de la habilidad del F/F de variar (toggle) o cambiar de estado. Su aplicacin est orientado principalmente para el diseo de contadores, pero ya no se emplea porque se puede implementar con el F/F J-K.

1.2.2 Flip-flop tipo T

T CK

T C

Q'

Q'

(a) Diagrama lgico

(b) Smbolo lgico

Figura 1.11 Representacin de un F/F T.

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1.2.2 Flip-flop tipo T

Q 0 0 1 1 T 0 1 0 1 Q(t+1) 0 1 1 0 Diagrama de tiempos Ecuacin caracterstica
T CK Q

Tabla caracterstica Q(t+1) = Q.T + Q.T

1.2.3 Entradas asncronas en los Flip-flops

En los F/F sincronizados por reloj que hemos visto, las entradas S, R, J, K , D y T se denominan entradas de control y hacen cambiar de estado al F/F. Muchos F/F comerciales tienen una o ms entradas asncronas que operan independientemente de las otras entradas (S, R, J, K, D, T y CLK). Estas entradas asncronas PR (Preset) y CLR (Clear) fijan al F/F en el estado 1 o en el 0 en cualquier instante, sin importar las condiciones presentes en las otras entradas.

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1.2.3 Entradas asncronas en los Flip-flops

J

PR J C K Q' CLR Q

K CK PRE CLK Q

(a) Smbolo lgico

(b) Diagrama de tiempos

Figura 1.12 Flip-flop J-K con clear y preset.

1.3 Diseo de circuitos secuenciales

El diseo de circuitos secuenciales complejos sera una actividad muy complicada si no hubiese algn mtodo de diseo estudiado paso a paso. Este es el caso de las mquinas de estados, que consisten en un mtodo de anlisis y sntesis de circuitos secuenciales. Para el estudio de circuitos secuenciales como mquinas de estados, se han de conocer las tablas de excitacin y definir previamente una serie de conceptos.

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1.3 Diseo de circuitos secuenciales

Q(t) Q(t+1) 0 0 0 1 1 0 1 1 Q(t) Q(t+1) 0 0 0 1 1 0 1 1 S 0 1 0 X D 0 1 0 1 R X 0 1 0 Q(t) Q(t+1) 0 0 0 1 1 0 1 1 Q(t) Q(t+1) 0 0 0 1 1 0 1 1 J 0 1 X X T 0 1 1 0 K X X 1 0

Figura 1.13 Tablas de excitacin de los F/F.

1.3 Diseo de circuitos secuenciales

Tabla de estados: Contiene la secuencia de tiempo de las entradas, salidas y estados de los Flip-flops. Esta tabla se divide en tres secciones llamadas:
Estado presente; designa los estados de los F/F antes de la ocurrencia de un pulso de reloj. Estado siguiente; muestra los estados de los F/F despus de la aplicacin del pulso de reloj. Salida; muestra los valores de las variables de salida durante el presente estado.

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1.3 Diseo de circuitos secuenciales

Diagrama de estados: Es la representacin grfica de una tabla de estados en donde se visualiza la secuencia de estados por las que atraviesa el circuito secuencial. Este diagrama vara segn sea una mquina de Moore o Mealy. Ecuaciones de Estado: Es una expresin algebraica que especifica las condiciones para la transicin de estado de un F/F.

1.3 Diseo de circuitos secuenciales

Hay dos tipos de arquitecturas de circuitos secuenciales o mquinas de estados, que son la arquitectura Mealy y la arquitectura Moore. En los diagramas de transiciones de estado se representa el estado por un circulo (a) y la transicin por una flecha (b) como se indica en la sgt. Figura.

(a)

(b)

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1.3.1 Mquina de estado de Mealy

En este tipo de mquina de estado las salidas son funcin de las entradas y del estado interno. En la figura 1.14 se puede ver el esquema de bloques de una mquina Moore. Salidas = f(entradas, estado interno) La representacin de una mquina de Mealy es:
x/y

1.3.1 Mquina de estado de Mealy

Donde: El circulo representa al estado presente y E el valor en binario del estado. La lnea dirigida representa la transicin entre estados. La letra x es el valor que causa la transicin y la letra y es el valor que toma la salida en ese estado. Una lnea dirigida que conecta un crculo a s mismo indica que no hay cambio de estado.

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1.3.1 Mquina de estado de Mealy

Entradas Salidas Circuito Combinacional

Conjunto de Flip-Flops Clk

Estado interno

Figura 1.14 Estructura de Mealy

1.3.2 Mquina de estado de Moore

En este tipo de mquina de estado las salidas son funcin nica y exclusivamente de las entradas. En la figura 1.15 se puede ver el esquema de bloques de una mquina Moore. Salidas = f(entradas) La representacin de una mquina de Moore es:
Entradas

Estado Salida

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1.3.2 Mquina de estado de Moore

Entradas Circuito Combinacional (1) Conjunto de Flip-Flops Circuito Combinacional (2)

Salidas

Clk Estado interno

Figura 1.15 Estructura de Moore

1.3.3 Aplicacin 1: Mquina de Moore

Ejemplo 1: Arquitectura Moore

Disear un generador de secuencia. El generador en cuestin ha de proporcionar a su salida la secuencia 101011.

Solucin Nota: Ud. debe complementar el anlisis con la separata de Mquinas de estado cualquier otro texto.

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1.3.3 Aplicacin 1: Mquina de Moore

Paso 1: Diagrama de transicin de estados.
E0 1 E5 1 E1 0

E4 1 E3 0

E2 1

Figura 1.16 Diagrama de estados (Ej. 1)

1.3.3 Aplicacin 1: Mquina de Moore

Paso 2: Tabla de transicin de estados y tabla de salida
Estado actual E0 E1 E2 E3 E4 E5 Estado siguiente E1 E2 E3 E4 E5 E0 Estado actual E0 E1 E2 E3 E4 E5 Salida 1 0 1 0 1 1

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1.3.3 Aplicacin 1: Mquina de Moore

Paso 3: Determinar el nmero de F/F necesarios. Para ello ha de cumplirse la ecuacin siguiente, donde n es el nmero de biestables. 2n-1 < n de estados 2n En nuestro problema se cumple que: 22 < 6 23 Por lo tanto el nmero de biestables necesarios es 3. n=3

1.3.3 Aplicacin 1: Mquina de Moore

Paso 4: Tabla de codificacin de estados.
Q2 Q1 Q0 0 0 0 0 0 0 1 1 1 1 0 1 1 0 0 1 1 1 0 1 0 1 0 1 Estado E0 E1 E2 E3 E4 E5 X X

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1.3.3 Aplicacin 1: Mquina de Moore

Paso 5: Tabla de transicin de estados y salida
Est. actual 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 Est. siguiente 0 0 0 1 1 0 X X 0 1 1 0 0 0 X X 1 0 1 0 1 0 X X Est. actual 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 Salida 1 0 1 0 1 1 X X

1.3.3 Aplicacin 1: Mquina de Moore

Paso 6: Tabla de excitacin de los F/F D.
Estado actual 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 Estado siguiente 0 0 0 1 1 0 X X 0 1 1 0 0 0 X X 1 0 1 0 1 0 X X D2 0 0 0 1 1 0 X X D1 0 1 1 0 0 0 X X D0 1 0 1 0 1 0 X X

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1.3.3 Aplicacin 1: Mquina de Moore

Paso 7: Simplificar las tablas (Mapa de Karnaugh). D2 = Q2.Q0 + Q1.Q0 D1 = Q1.Q0 + Q2.Q1.Q0 D0 = Q0 S = Q2 + Q0 Paso 8: Dibujar el circuito respectivo.

1.3.3 Aplicacin 1: Mquina de Moore

Q2' Q2 Q1' Q1 Q0' Q0

Q0
D CLOCK CLK Q Q

Q1
D CLK Q Q

Q2
D CLK Q Q

Salida S

Figura 1.17

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1.3.3 Aplicacin 2: Mquina de Mealy

Ejemplo 2: Arquitectura Mealy

Dada la siguiente tabla de estados de un circuito secuencial, encontrar su diagrama de estados, sus ecuaciones de estado y luego el diagrama del circuito.
Solucin Nota: Con este ejemplo se pretende mostrar los pasos que se tiene que seguir para implementar un circuito secuencial.

1.3.3 Aplicacin 2: Mquina de Mealy

Tabla de estados:
Estado siguiente Estado presente A B 0 0 1 1 0 1 0 1 x=0 A B 0 1 1 1 0 1 0 0 x=1 A B 0 0 0 1 1 1 0 1 x=0 y 0 0 0 0 Salida x=1 y 0 0 1 0

Tabla 1.1 Tabla de estado para el circuito de la figura 1.19

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1.3.3 Aplicacin 2: Mquina de Mealy

Diagrama de estados:
0/0

00
1/0 1/0 1/1

01
0/0 0/0

10

0/0

11
1/0

Figura 1.18 Diagrama de estado del circuito de la fig. 1.19

1.3.3 Aplicacin 2: Mquina de Mealy

Ecuacin de estado: De la tabla 1.1, se deduce para la variable A: => A(t+1) = (AB +AB+AB).x + A.B.x => A(t+1) = B.x + (B.x)A Si la ecuacin del F/F RS es: Q(t+1) = S + R.Q => A(t+1) = B.x + (B.x)A = S + R.A => SA = Bx , RA = Bx

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1.3.3 Aplicacin 2: Mquina de Mealy

Ecuacin de estado: De la tabla 1.1, se deduce para la variable B: => B(t+1) = A.x +(A.x).B => B(t+1) = A.x +(A.x).B = S + R.Q => SB = A.x , RB = A.x De la tabla 1.1, se deduce para la variable y: => y = A.B.x

1.3.3 Aplicacin 2: Mquina de Mealy

x A B' y

CLK x' A x A' x B' x' B

R CLK S

B'

R CLK S

A'

Figura 1.19 Circuito secuencial temporizado

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1.4 Monoestables y temporizadores

Introduccin: Cuando se trabaja con circuitos digitales, es muy frecuente utilizar circuitos que sean capaces de generar impulsos o de conformarlos, mantenerlos durante un tiempo determinado, retardarlos, adaptar las seales que se obtienen de las puertas lgicas para excitar otros circuitos, etc. Para ello se tiene:
Multivibradores monoestables y astables. Temporizadores. Circuitos adaptadores de entrada y salida de puertas lgicas.

1.4.1 Multivibrador Monoestable

Son circuitos que a su salida tienen un estado estable (0 o 1) y un estado inestable (1 o 0). Permanecen en su estado estable durante un tiempo indefinido y cuando se les excita con una seal de disparo, conmutan al estado inestable durante un tiempo t.
T1 Multivibrador monoestable Salida T2

Seal de disparo

Figura 1.20

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1.4.1 Multivibrador Monoestable

En la figura 1.20 se muestra que ingresa un impulso de corta duracin T1 al monoestable y produce una salida de duracin T2 de valor constante. Las aplicaciones ms usuales son:
Generar impulsos de anchura controlable. Retardar impulsos digitales. Generar retardos en la activacin en sistemas de alarmas. Establecer un intervalo de tiempo fijo entre el principio y el fin de la transmisin de datos. Regenerar y dar la forma primitiva a impulsos deformados en la transmisin.

1.4.1 Multivibrador Monoestable

Disparo

(a)
Salida tw Disparo

(b)
Salida tw

Figura 1.21 Monoestable no redisparable disparado a intervalos mayores (a) y menores (b) que tw.

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1.4.1 Multivibrador Monoestable

Disparo

(a)
Salida tw Disparo

(b)
Salida tw

Figura 1.22 Monoestable redisparable disparado a intervalos mayores (a) y menores (b) que tw.

1.4.2 Multivibrador Astable o Temporizador

Son circuitos que a su salida no tienen ningn estado estable. Es decir, continuamente oscila entre 0 y 1. Su principal aplicacin es como generador de seales de reloj, que sirve para excitar todo tipo de circuito sncrono. Por ejemplo, contadores, registros, microprocesadores, etc.
Multivibrador astable o temporizador

Reloj

Figura 1.23 Representacin de un astable

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1.4.3 Temporizador 555

Vcc (8)

555
5K Comparador A Umbral (6)
+ _

Latch
R

Tensin (5) de control

(3)
Q

5K

Comparador B
+ _

Salida Buffer de salida

Disparo Descarga

(2) (7) 5K

Transistor de descarga

GND

(1)

Reset

(4)

Figura 1.24

1.4.3 Timer 555: Monoestable

+VCC

R1

4
RESET 7 DESCARGA

8
VCC

UMBRAL

SALIDA

CONTROL DISPARO GND

C1

C2 0.01uF

Figura 1.25 Timer en modo monoestable

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1.4.3 Timer 555: Monoestable

El ancho del pulso T est dado por: T = 1.1 R1C1
Disparo (2) t Salida (3) t

Figura 1.26 Formas de onda en modo Monoestable

1.4.3 Timer 555: Astable

+VCC

R1

4
RESET 7 DESCARGA

8
VCC

R2

UMBRAL

SALIDA

CONTROL DISPARO GND

C1

C2 0.01uF

Figura 1.27 Timer en modo astable

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1.4.3 Timer 555: Astable

Las formulas a utilizar son: Tiempo de carga T1: (0 voltios a 2/3 Vcc) T1 = 1.1 (R1 + R2) C1 Tiempo de descarga T2: (2/3 Vcc a 1/3 Vcc) T2 = 0.693 R2 C1 Tiempo de carga T3: (1/3 Vcc a 2/3 Vcc) T3 = 0.693 (R1 + R2) C1 Periodo de oscilacin T T = 0.693 (R1 + 2*R2) C1

1.4.3 Timer 555: Astable

Las formulas a utilizar son: La frecuencia de oscilacin se determina por:
F= 1.44 ( R1 + 2 * R2 ) * C1 R2 ( R1 + 2 * R2 )

El ciclo de servicio (duty cycle) se determina por:

D=

Cuando R2 disminuye, el ciclo de servicio puede alcanzar el 100% y cuando R2 aumenta se aproxima al 50%.

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1.4.3 Timer 555: Astable

(2,6) (2/3)Vcc (1/3)Vcc t (3)

T1

T 2 T3 T T

Figura 1.28 Formas de onda en modo Astable

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