CAPTULO 5

LA UNIDAD CENTRAL DE PROCESOS DE UN

SISTEMA BASADO EN MICROPROCESADOR

Figura 5.1. CPU con bus nico.

Figura 5.2. CPU con dos buses.

Sistemas Electrnicos Digitales

Figura 5.3 Pinout de un microprocesador genrico.

Figura 5.4. Algunas CPUs comerciales.

La Unidad Central de Procesos de un sistema basado en microprocesador

Z80 B. Direcciones B. Datos Transf. B. Control A0..A15 D0..D7

68000 A1..A23 D0..D15

8086 AD0..A19/S6 AD0..AD15 ALE, DT/R*, DEN*, BHE*,RD*, WR* HOLD, HLDA, RQ*/GT0*, RQ*/GT1* INTR, NMI, INTA S0..S6,LOCK RESET*

IORQ*, MREQ*, WR*, AS*, UDS*, LDS*, RD*, WAIT R/W*,E*,VPA*, VMA*, DTACK* BUSRQ, BUSCA* INT, NMI M1* RESET,HALT* BR*, BGACK* IPL0*, IPL1*, IPL2* FC0, FC1, FC2 RESET*, HALT*,BERR*

Cesin B. Interrup.

Estado Reset

Tabla 5.1. Pines para CPUs Z80, 68000 y 8086.

31

16 15

A B D H SP PC IX IY

F C E L

A B D H

F C E L

D0 D1 .... D7 A0 A1 .... A6 SP de usuario SP de supervisor

23 0

I SR

A7 A7

PC

Figura 5.5. Conjunto de registros del Z80 y del 68000.

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Fotografa 5.1. CPUs Z80.

15

8 7

15

AH BH CH DH SP BP DI SI

AL BL CL DL

CS DS SS ES IP SR

Figura 5.6 Conjunto de registros del 8086.

P 68020 68030 68040

68080

MPC601

Caractersticas 3 Bus de 32 bits de datos y direcciones. 3 Cach de instrucciones de 256 bytes 3 Reloj de 33MHZ 3 Cach de datos de 256 bytes 3 Reloj de 50 MHZ 3 Cach de instrucciones de 4 Kbytes 3 Cach de datos de 4 Kbytes 3 Coprocesador matemtico 3 Arquitectura superescalar 3 Pipeline mltiple 3 Cachs de 8Kbytes cada una 3 Reloj de 66 MHz 3 RISC (Reduced Instruction Set Computer) 3 Bus de 64 bits 3 Arquitectura superescalar (hasta tres instrucciones por ciclo de reloj)

Tabla 5.2. Evolucin de la familia 68000.

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P 3 80186 3 3 3 3 3 3 3 3 3 3 3 3 3

Caractersticas Como un 8086 ms controlador de reloj, DMA controlador de interrupciones, etc. Actualmente se ofrece como microcontrolador. Bus de direcciones de 24 bits Reloj de 16 MHz Modo protegido Bus de 32 bits para datos y direcciones Reloj de 33MHz Cache de 8Kbytes Coprocesador matemtico Reloj de 66 MHz Bus de datos de 64 bits Caches separadas de datos e instrucciones de 8 Kbytes cada una Arquitectura superescalar Reloj hasta 1GHz

80286 80386 80486

PENTIUM

Tabla 5.3. Evolucin de la familia X86.

Fotografa 5.2. CPUs de la familia x86 de Intel.

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OpCode (a) OpCode (b) OpC Oper 1 (c) OpCode (d) OpCode (e) Operando Operando Oper 2 Oper.

Figura 5.7. Formatos de instruccin del Z80.

Mode 0 0 1 1 0 1 0 1

Significado El campo Operando contiene el dato El campo Operando apunta al registro que contiene el dato El campo Operando es un offset sobre un segmento de memoria El campo Operando no es significativo

15 14 13 Mode OpCode

8 7 4 W/B* Operando 1

3 0 Operando 2

Figura 5.8. Formato de instruccin de tamao fijo.

OpCode Operando

XXXX

Reg.

OpCode XXXX Direccin Operando OpCode Reg 1

Reg.

Reg. 2 Operando

OpCode

Reg 1

Reg. 2 Direccin Operando

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Indice OpCode Direccin Reg. 1 Reg. 2

Direccin Operando Direccin base OpCode Desplazamiento Reg. 1 Reg. 2

Direccin Operando PC OpCode XXXX Reg. Desplazamiento (con signo)

Direccin Operando

Figura 5.9. Divisin de un ciclo de instruccin en ciclos mquina.

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Figura 5.10. Fases de un ciclo de instruccin

T1 Reloj

T2

T3

Direccin

AS DS
Datos

Figura 5.11. Ciclo mquina de lectura en memoria.

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T1 Reloj

T2

TW

T3

Direccin

AS DS
Datos READY

Sensado READY

Figura 5.12. Ciclo de lectura de memoria con estados de espera.

T1 Reloj

T2

TW

T3

Direccin

AS DS
Datos READY

Sensado READY

Figura 5.13. Ciclo mquina de escritura en memoria.

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Ultimo ciclo mquina TN Reloj T1

Reconocimiento Interrupcin T2 T3

INTREQ

AS
INTACK Datos

Direccin de la rutina de interrupcin

Figura 5.14. Ciclo mquina de reconocimiento de interrupcin.

Ultimo periodo ciclo de mquina TN Reloj BR (bus request) BG (bus grant) Resto de Bus TB

Nuevo master

Siguiente ciclo mquina TB T1

Figura 5.15. Ciclo mquina de cesin de bus.

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Ti Reloj

TR

TR

T1

RESET
IRESET

PERIODO DE RESET

Figura 5.16. Cronograma de la secuencia de RESET.

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LECTURAS RECOMENDADAS Y DIRECCIONES WEB DE INTERS

Cabestany, J.

Disseny de Sistemes Digitals amb Microprocessadors

Edicions UPC 1996

Garca Guera, A.

Sistemas Digitales. Ingeniera de los microprocesadores 68000 1993

Ed. Centro de Estudios Ramn Areces

Stallings, W.

Organizacin y Arquitectura de Computadores

Prentice Hall 2000

Floyd, T.

Fundamentos de Sistemas Digitales

Prentice may 1998

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