Scribd Logo
Cargar

¡Te damos la bienvenida a Scribd!

  • Gerador de Clock VHDL

    Cargado por

    Francisval Guedes
    87 vistas2 páginas
    Este documento describe un oscilador programable que genera una señal de reloj de 1 Hz a partir de una entrada de 27 MHz. El oscilador utiliza un contador de períodos para dividir la frecuencia de entrada en 27.000.000 períodos, generando así una señal de salida de 1 Hz. El proceso se ejecuta en cada flanco de subida y bajada del reloj de entrada para decrementar el contador y cambiar el estado lógico de la señal de salida.

    Descripción original:

    Título original

    Gerador de Clock Vhdl

    Derechos de autor

    © Attribution Non-Commercial (BY-NC)

    Formatos disponibles

    DOC, PDF, TXT o lea en línea desde Scribd

    ¿Le pareció útil este documento?

    ¿Este contenido es inapropiado?

    Denunciar este documento
    Este documento describe un oscilador programable que genera una señal de reloj de 1 Hz a partir de una entrada de 27 MHz. El oscilador utiliza un contador de períodos para dividir la frecuencia de entrada en 27.000.000 períodos, generando así una señal de salida de 1 Hz. El proceso se ejecuta en cada flanco de subida y bajada del reloj de entrada para decrementar el contador y cambiar el estado lógico de la señal de salida.

    Copyright:

    Attribution Non-Commercial (BY-NC)
    Descargue como DOC, PDF, TXT o lea en línea desde Scribd
    Marcar por contenido inapropiado
    87 vistas2 páginas

    Gerador de Clock VHDL

    Cargado por

    Francisval Guedes
    Este documento describe un oscilador programable que genera una señal de reloj de 1 Hz a partir de una entrada de 27 MHz. El oscilador utiliza un contador de períodos para dividir la frecuencia de entrada en 27.000.000 períodos, generando así una señal de salida de 1 Hz. El proceso se ejecuta en cada flanco de subida y bajada del reloj de entrada para decrementar el contador y cambiar el estado lógico de la señal de salida.

    Copyright:

    Attribution Non-Commercial (BY-NC)
    Descargue como DOC, PDF, TXT o lea en línea desde Scribd
    Marcar por contenido inapropiado
    de 2

    -- Oscilador com entrada de 27MHz e sa?

    d (p/ nPeriodos ) da

    library IEEE; use IEEE.std_logic_1164.all;

    entity Osc_1Hz is GENERIC (nPeriodos: integer := 27000000); -- 27000 ? para 1kHz; 270 ? para 100kHz; ... port (clk_27: in std_logic; relogio: out std_logic); end Osc_1Hz;

    architecture Osc of Osc_1Hz is --constant nPeriodo: integer := 28; constant mPeriodo: integer := (nPeriodos/2); -- meio per? odo: onda sim? trica (ou quase). signal resto: integer range 0 to (nPeriodos - mPeriodo):=1;

    signal sRelogio: std_logic := '0';

    begin relogio <= sRelogio; CompRel : process (clk_27) begin if (clk_27)='1' then -- borda de subida if resto = 1 then sRelogio <= not(sRelogio); end if; end if; end process CompRel;

    SubRest : process (clk_27) begin if (clk_27)='0' then -- borda de descida --falling_edge (clk_27) if resto > 1 then resto <= resto - 1; else if sRelogio = '0' then --resto <= ((nPeriodo - (nPeriodo/2))1); resto <= nPeriodos - mPeriodo; else resto <= mPeriodo; end if; end if; end if; end process SubRest;

    end Osc;

    También podría gustarte