Familia lógica

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En ingeniería electrónica, se puede referir a uno de dos conceptos relacionados; una

familia lógica de dispositivos circuitos integrados digitales monolíticos, es un grupo de
puertas lógicas (o compuertas) construidas usando uno de varios diseños diferentes,
usualmente con niveles lógicos compatibles y características de fuente de poder dentro
de una familia. Muchas familias lógicas fueron producidas como componentes
individuales, cada uno conteniendo una o algunas funciones básicas relacionadas, las
cuales se podrían ser utilizadas como “construcción de bloques” para crear sistemas o
como por así llamarlo “pegamento” para interconectar circuitos integrados más
complejos.

También puede referirse a un conjunto de técnicas usadas para la implementación de la

lógica dentro de una larga escala de circuitos integrados tal como un procesador central,
memoria, u otra función compleja; estas familias usan técnicas dinámicas registradas
para minimizar el consumo de energía y el retraso.

(de 3 a 18 V). RCA también fabricó LSI en esta tecnología, como su familia COSMAC
de amplia aceptación en determinados sectores, a pesar de ser un producto caro, debido
a la mayor dificultad de fabricación frente a dispositivos nmos.

Pero su talón de Aquiles consistía en su reducida velocidad. Cuando se aumenta la

frecuencia de reloj, su consumo sube proporcionalmente, haciéndose mayor que el de
otras tecnologías. Esto se debe a dos factores:

• La capacidad MOS, intrínseca a los transistores MOS, y

• La utilización de mos de canal P, más lentos que los de canal N, por ser la
movilidad de los huecos menor que la de los electrones.

El otro factor negativo era la complejidad que conlleva el fabricar los dos tipos de
transistores, que obliga a utilizar un mayor número de máscaras. Por estos motivos, a
comienzos de los 80, algunos autores pronosticaban el final de la tecnología cmos, que
sería sustituida por la novedosa I2L, entonces prometedora.

Esta fue la situación durante una década, para, en los ochenta, cambia el escenario
rápidamente:

• Por un lado, las mejoras en los materiales, técnicas de litografía y fabricación,

permitían reducir el tamaño de los transistores, con lo que la capacidad mos
resultaba cada vez menor.
• Por otro, la integración de dispositivos cada vez más complejos obligaba a la
introducción de un mayor número de máscaras para asegurar el aislamiento entre
transistores, de modo que no era más difícil la fabricación de cmos que de nmos.

En este momento empezó un eclosión de memorias cmos, pasando de 256x4 bits de la

5101 a 2kx8 de la 6116 y 8Kx8 en la 6264, superando, tanto en capacidad como
consumo reducido y velocidad a sus contrapartidas nmos. También los
microprocesadores, nmos hasta la fecha, comenzaron a aparecer en versiones cmos
(80C85, 80C88, 65C02...).

Y aparecieron nuevas familias lógicas, HC y HCT en competencia directa con la TTL-

LS, dominadora del sector digital hasta el momento.

Para entender la velocidad de estos nuevos cmos, hay que considerar la arquitectura de
los circuitos nmos:

• Uso de cargas activas. Esto es: un transistor se polariza con otros transistores y
no con resistencias debido al menor tamaño de aquellos. Además, el transistor
mos funciona fácilmente como fuente de corriente constante. Entonces un
inversor se hace conectando el transistor inversor a la carga activa. Cuando se
satura el transistor, drena toda la corriente de la carga y el nivel da salida baja.
Cuando se corta, la carga activa inyecta corriente hasta que el nivel de salida
sube. Y aquí está el compromiso: es deseable una corriente pequeña porque
reduce la necesidad de superficie en el silicio (transistores más pequeños) y la
disipación (menor consumo). Pero las transiciones de nivel bajo a nivel alto se
realizan porque la carga activa carga la capacidad mos del siguiente transistor,
además de las capacidades parásitas que existan, por lo que una corriente
elevada es mejor, pues se cargan las capacidades rápidamente.
• Estructuras de almacenamiento dinámicas. La propia capacidad mos se puede
utilizar para retener la información durante cortos periodos de tiempo. Este
medio ahorra transistores frente al biestable estático. Como la capacidad mos es
relativamente pequeña, en esta aplicación hay que usar transistores grandes y
corrientes reducidas, lo que lleva a un dispositivo lento.

La tecnología cmos mejora estos dos factores:

• Elimina la carga activa. La estructura complementaria hace que sólo se consuma

corriente en las transiciones, de modo que el transistor de canal P puede aportar
la corriente necesaria para cargar rápidamente las capacidades parásitas, con un
transistor de canal N más pequeño, de modo que la célula resulta más pequeña
que su contrapartida en nmos.
 • En cmos se suelen sustituir los registros dinámicos por estáticos, debido a que
así se puede bajar el reloj hasta cero y las reducidas dimensiones y bajo
consumo de la celda cmos ya no hacen tan atractivos los registros dinámicos.

Por último, se suelen emplear transistores pequeños, poniendo una celda mayor para la
interfaz con las patillas, ya que las necesidades de corriente son mucho mayores en las
líneas de salida del chip.

La disminución del tamaño de los transistores y otras mejoras condujo a nuevas familias
cmos: AC, ACT, ACQ...

CMOS analógicos [editar]

Los transistores MOS también se emplean en circuitos analógicos, debido a dos
características importantes:

• Alta impedancia de entrada: La puerta de un transistor MOS viene a ser un

pequeño condensador, por lo que no existe corriente de polarización.
• Reducida resistencia de canal: Un MOS saturado se comporta como una
resistencia cuyo valor depende de la superficie del transistor. Es decir, que si se
le piden corrientes reducidas, la caída de tensión en el transistor llega a ser muy
reducida.

Estas características posibilitan la fabricación de amplificadores operacionales "Rail-to-

Rail, en los que el margen de la tensión de salida abarca desde la alimentación negativa
a la positiva. También es útil en la realización de reguladores de tensión "Low-Dropout,
filtros de capacidades conmutadas, etc.

CMOS y Bipolar [editar]

Se emplean circuitos mixtos bipolar y CMOS tanto en circuitos analógicos como
digitales, en un intento de aprovechar lo mejor de ambas tecnologías. En el ámbito
analógico destaca la tecnología BiCMOS, que permite mantener la velocidad y
precisión de los circuitos bipolares, pero con la alta impedancia de entrada y márgenes
de tensión CMOS. En cuanto a las familias digitales, la idea es cortar las líneas de
corriente entre alimentación y masa de un circuito bipolar, colocando transistores MOS.
Esto debido a que un transistor bipolar se controla por corriente, mientras que uno
MOS, por tensión.

RTL es el acrónimo inglés de Resistor Transistor Logic o Lógica de resistencia-

transistor. Fue la primera familia lógica en aparecer antes de la tecnología de
integración. Pertenece a la categoría de familias lógicas bipolares, o que implican la
existencia de dos tipos de portadores: electrones y huecos.

Este tipo de circuitos, presenta el fenómeno denominado acaparamiento de corriente

que se produce cuando varios transistores se acoplan directamente y sus características
de entrada difieren ligeramente entre sí. En ese caso uno de ellos conducirá antes que
los demás colocados en paralelo (acaparará la corriente), impidiendo el correcto
funcionamiento del resto.

En la Figura 1, se representa, a modo de ejemplo, una puerta lógica NOR y su

correspondiente circuito electrónico en lógica RTL.

Figura 1.-Circuito electrónico de una puerta NOR en tecnología RTL

En ella se puede apreciar como en serie con la base de cada uno de los transistores se ha
colocado una resistencia de compensación (Rc) de un valor lo suficientemente elevado
para que la repartición de corrientes sea lo más igualada posible y no se produzca el
fenómeno antes descrito.
Esta disposición de circuito presenta el inconveniente de que con la adición de la
resistencia Rc aumenta el retardo de conmutación, al tener que cargarse y descargarse a
través de la misma la capacidad de entrada de los transistores aunque, por otra parte,
tiene la ventaja de un mayor factor de salida (fan-out). Por ello en el diseño de estos
circuitos es necesario un compromiso entre factor de salida y retardo de conmutación.
Valores normales son, un factor de salida de 4 ó 5, con un retardo de conmutación de 50
nanosegundos.
Por otra parte, tiene una inmunidad al ruido relativamente pobre. El margen de ruido de
la tensión lógica 0 a la tensión del umbral es de unos 0.5 voltios, pero de la tensión
lógica 1 a la tensión de umbral es de solamente unos 0.2 voltios.

Es posible mejorar el tiempo de propagación añadiendo un condensador en paralelo con

cada una de las resistencias Rc, con lo que obtendríamos una nueva familia lógica, que
se denominaría RCTL. Sin embargo, el elevado número de resistencias y condensadores
dificulta la integración por lo que tanto esta técnica, como la RTL, no se utiliza en los
modernos diseños aunque pueda aún encontrarse en equipos muy antiguos.

Obtenido de "http://es.wikipedia.org/wiki/RTL"

Las siglas TTL se pueden referir a uno de estos conceptos

• Tiempo de Vida (Time To Live), cuando se habla de Protocolo IP; o a

• Tecnología TTL (de Transistor-Transistor Logic), la primera tecnología de
construcción de circuitos electrónicos digitales que existió.
 • En Fotografía TTL refiere a "Thru The Lens" (a Través de la Lente). Cuando el
objeto a fotografiar es observado a través de la misma lente y no a través de un
visor en paralelo.

Esta propiedad también esta disponible en algunos Flashes. Estos disparan un breve
destello antes de realizar la foto, que es recogida por la cámara y es esta la que da la
información al flash de la intensidad recibida. Así el Flash ajustará su intensidad para no
sobre/sub-exponer la imagen.

ECL
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Emitter Coupled Logic (Lógica de emisores acoplados). Pertenece a la familia de

circuitos MSI implementada con tecnología bipolar; es la más rápida disponible dentro
de los circuitos de tipo MSI.

Historia [editar]
Puertas con diseños ECL se han implementado hasta con tubos de vacío, y por supuesto
con transistores discretos. Y la primera familia con diseño ECL, la ECL I, apareció en el
año 62 con las primeras familias de circuitos integrados. Ya en aquella época se trataba
de la familia más rápida (un retardo de propagación típico de 8ns.), y también, era ya, la
que más disipaba.

En la actualidad puede parecer que 8ns es mucho cuando hay circuitos CMOS que con
un consumo muy bajo (sobre todo estático) superan con creces esta prestación, pero en
realidad la tecnología ECL también ha evolucionado tanto en diseño como en
fabricación, y en la actualidad se consiguen retardos netamente inferiores al ns, con un
consumo alto pero no desorbitado. CMOS (del inglés Complementary Metal Oxide
Semiconductor, "Semiconductor Complementario de Óxido Metálico") es una de las
familias lógicas empleadas en la fabricación de circuitos integrados (chips). Su principal
característica consiste en la utilización conjunta de transistores de tipo pMOS y tipo
nMOS configurados de tal forma que, en estado de reposo, el consumo de energía es
únicamente el debido a las corrientes parásitas.

En la actualidad, la inmensa mayoría de los circuitos integrados que se fabrican son de

tecnología CMOS. Esto incluye microprocesadores, memorias, DSPs y muchos otros
tipos de chips digitales.

Tabla de contenidos
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• 1 Principio de funcionamiento
• 2 Ventajas e inconvenientes
• 3 Historia
• 4 CMOS analógicos
• 5 CMOS y Bipolar

• 6 Enlaces externos

Principio de funcionamiento [editar]

Inversor estático CMOS

En un circuito CMOS, la función lógica a sintetizar se implementa por duplicado

mediante dos circuitos: uno basado exclusivamente en transistores pMOS, y otro basado
exclusivamente en transistores nMOS. El circuito pMOS es empleado para propagar el
valor binario 1 , y el circuito nMOS para propagar el valor binario 0. Véase la figura.
Representa una puerta lógica NOT o inversor.

• Cuando la entrada es 1, el transistor nMOS está en estado de conducción. Al

estar su fuente conectada a tierra (0), el valor 0 se propaga al drenador y por
tanto a la salida de la puerta lógica. El transistor pMOS, por el contrario, está en
estado de no conducción
• Cuando la entrada es 0, el transistor pMOS está en estado de conducción. Al
estar su fuente conectada a la alimentación (1), el valor 1 se propaga al drenador
 y por tanto a la salida de la puerta lógica. El transistor nMOS, por el contrario,
está en estado de no conducción.

Otra de las características importantes de los circuitos CMOS es que son regenerativos:
una señal degradada que acometa una puerta lógica CMOS se verá restaurada a su valor
lógico inicial 0 o 1, siempre y cuando aún esté dentro de los márgenes de ruido.

Ventajas e inconvenientes [editar]

La familia lógica tiene una serie de ventajas que la hacen superior a otras en la
fabricación de circuitos integrados digitales:

• El bajo consumo de potencia, gracias a la alta impedancia de entrada de los

transistores de tipo MOSFET y a que, en estado de reposo, un circuito CMOS
sólo experimentará corrientes parásitas.
• Gracias a su carácter regenerativo, los circuitos CMOS son robustos frente a
ruido o degradación de señal debido a la impedancia del metal de interconexión.
• Los circuitos CMOS son sencillos de diseñar.
• La tecnología de fabricación está muy desarrollada, y es posible conseguir
densidades de integración muy altas a un precio mucho menor que otras
tecnologías

Algunos de los inconvenientes son los siguientes:

• Debido al carácter capacitivo de los transistores MOSFET, y al hecho de que

estos son empleados por duplicado en parejas nMOS-pMOS, la velocidad de los
circuitos CMOS es comparativamente menor que la de otras familias lógicas.
• Son vulnerables a latch-up: Consiste en la existencia de un tiristor parásito en la
estructura CMOS que entra en conducción cuando la salida supera la
alimentación. Esto se produce con relativa facilidad debido a la componente
inductiva de la red de alimentación de los circuitos integrados. El latch-up
produce un camino de baja resistencia a la corriente de alimentación que acarrea
la destrucción del dispositivo. Siguiendo las técnicas de diseño adecuadas este
riesgo es prácticamente nulo. Generalmente es suficiente con espaciar contactos
 de sustrato y pozos de difusión con suficiente regularidad, para asegurarse de
que está sólidamente conectado a masa o alimentación.
• Según se va reduciendo el tamaño de los transistores, las corrientes parásitas
empiezan a ser comparables a las corrientes dinámicas (debidas a la
conmutación de los dispositivos).

Historia [editar]

La tecnología CMOS fue desarrollada por Wanlass y Sah, de Fairchild Semiconductor,

a principios de los años 60. Sin embargo, su introducción comercial se debe a RCA, con
su famosa familia lógica CD4000. Posteriormente, la introducción de un búfer y
mejoras en el proceso de oxidación local condujeron a la introducción de la serie
4000B, de gran éxito debido a su bajo consumo (prácticamente cero, en condiciones
estáticas) y gran margen de alimentación

Introducción
A pesar de su limitada utilización, se trata de unas de las familias lógicas de
más raigambre, y rancio abolengo, dentro de las tecnologías digitales. Incluso
se podría decir que dentro de la electrónica en general, pues el par diferencial,
en el que se basa la familia, domina ampliamente los circuitos integrados
analógicos.

Como familia bipolar que es, el margen de ruido no es bueno. En este caso no
sólo es reducido en margen a nivel bajo, sino que también lo es el margen a
nivel alto. Esto es consecuencia de la reducida excursión lógica. Y la razón es
que para conseguir velocidad deben variar poco los valores de tensión.

El principio que guía a la familia es tratar de evitar a toda costa que los
transistores que configuran el circuito entren en saturación. Por lo que las
conmutaciones serán entre corte (o casi corte) y conducción. Por lo tanto
siempre vamos a tener transistores conduciendo, con lo que el consumo es
continuo. Es decir no sólo hay picos de corriente en las transiciones, sino que
siempre tendremos un consumo apreciable en el circuito. Por otro lado la
presencia de corrientes significativas en el circuito en todo momento, hace que
el fan-out sea bueno.
Es la forma de lógica más rápida, ya que los dispositivos activos se las arreglan
para trabajar fuera de la saturación. También se hace aun mucho más rápida
haciendo que las variaciones de señal lógicas sean aun menores (Dt=800mV),
eso hace que el tiempo de carga y descarga de C de carga y parasitas sean
aun menores...

El circuito ECL se basa en el uso de un interruptor de dirección de corriente,

que se puede construir con un par diferencial, que se polariza con un voltaje Vr
y de corriente I cte ambos. la naturaleza diferencial del circuito lo hace menos
suceptible a captar ruido.

Existen 2 formas conocidas, la ECL 100k y la ECL 10K, la 100k es más rápida pero
consume mayor corriente.

Obtenido de "http://es.wikipedia.org/wiki/ECL"
Introducción

El presente trabajo esta hecho con la finalidad de comprender en líneas

generales el funcionamiento de las familias lógicas cmos y ttl, para ello es
bueno comprender que desde el comienzo, el proceso de miniaturización de la
electrónica, iniciado en la década de los 50 con la utilización del transistor,
continuó con un segundo salto cualitativo en la década siguiente (años 60)
mediante la integración de sub circuitoscompletos en un mismo substrato de
silicio ( chip): sub circuitos correspondientes a módulos digitales tales como
puertas booleanas, biestables o bloques combinacionales o secuenciales.

Los circuitos digitales son sumamente apropiados para su inserción en circuitos

integrados: de un lado, la ausencia de autoinducciones y el poder prescindir,
asimismo, de condensadores reduce los elementos a integrar a transistores y
resistencias y a las conexiones de estos entre sí; de otro, la propia modularidad
de los sistemas digitales precisa de un número reducido de tipos de puertas
lógicas, e incluso, basta con un solo tipo de ellas (puertas Nand o Nor).

Por ello, los circuitos integrados invadieron muy pronto el campo digital; en
unos pocos años resultó anacrónico y antieconómico construir las puertas
booleanas (lógicas) con componentes discretos, una vez que se disponía de
una gran variedad de puertas lógicas y de una amplia serie de funcionesde
gran complejidad construidas dentro de un circuito integrado.
En el presente trabajo se desarrolla una breve explicación referencial, en
cuanto a la evolución histórica de las familias lógicas, así como también su
esquema general-diagramas, características, cuadros comparativos que nos
reflejen las diferentes desventajas y ventajas de cada tipo de familia,
analizando el triestado y sus consideraciones, la potencia disipada, la
velocidad, el "Fan In" y el "Fan Out" y finalmente su margen de ruido,
específicamente de; las familias CMOS y TTL.

En primer lugar, las puertas bipolares que condujeron a la gran familia TTL
(cuya amplia difusión consolidó la lógica integrada); luego las tecnologías MOS,
hasta llegar a la predominante HCMOS; la mezcla BiCMOS (bipolar-CMOS)
que resulta muy apropiada para circuitos «interbús» (en medio de los buses); y
la derivación actual hacia series de bajo voltaje (pasando de la alimentación
habitual de 5 V a sólo 3 V).

En todo caso, para elegir y utilizar correcta y eficazmente una familia lógica (y,
dentro de ella, una serie específica) es preciso tener en cuenta sus
características funcionales. Aún más, es requisito previo para ello comprender
el significado conceptual y las implicaciones prácticas de tales características y
ser capaz de localizar y «hacer una lectura efectiva» de las mismas en los
catálogos que suministran los fabricantes de circuitos integrados.

Entre las diversas cuestiones a las que prestar atención aparece el «ruido
electromagnético» como un «compañero no deseado» que puede perturbar el
correcto funcionamiento de un circuito digital y que requiere una actitud
vigilante y un importante esfuerzo de «autoprotección» en el proceso de diseño
y puesta a punto del circuito. Pero, a la vez, la producción de «ruido
electromagnético» por el propio circuito obliga a un esfuerzo complementario
de reducción de la emisión de perturbaciones para cumplir con las normativas
de compatibilidad electromagnética.

Primeras familias lógicas: C. I. con transistores bipolares

Las primeras puertas lógicas integradas eran mera copia directa de las puertas
"o-negada" (Nor) con componentes discretos, mediante la conexión en paralelo
de varios transistores bipolares NPN en emisor común; tales puertas dieron
lugar a la primera familia lógica: RTL (lógica de transistores y resistencias).
Pronto se mejoraron las características de estas puertas integradas, en cuanto
a velocidad y a consumo, combinando una puerta "y" de diodos con un
transistor inversor en emisor común; así se configuró la puerta "y-negada"
(Nand) base de la familia DTL (lógica de transistores y diodos) que fue la
primera que llegó a alcanzar una difusión apreciable.

A partir de este esquema (puerta "y" + inversor), aprovechando en mayor

profundidad las posibilidades que ofrece la integración sobre un substrato
único, se planteó una segunda mejora en velocidad y en consumo, añadiendo
una etapa de salida amplificadora de intensidad (dos transistores en push-pull)
y substituyendo los diodos por un transistor multi emisor.
La etapa de salida de dos transistores NPN (totem pole: «palo de tótem»)
aumenta la intensidad suministrable y disminuye la resistencia de salida; el
transistor multi emisor mejora considerablemente la conmutación de la puerta
(en una primera aproximación, su comportamiento puede ser analizado en
términos de diodos:

La clave del funcionamiento de la puerta TTL es el sentido en que circula la

intensidad que la base del transistor multi emisor recibe desde la resistencia de
4K: - si dicha corriente va «hacia fuera», es decir, si alguna de las entradas
está conectada a 0, el transistor T se encontrará en corte y el transistor T1, en
colector común, transmite un 1 a la salida;

- cuando todas las entradas se encuentran a 1 dicha intensidad circula «hacia

dentro», hacia la base del transistor T, que se satura y lleva también a
saturación al transistor T2, que pone la salida a 0. [Un 0 en una entrada supone
una intensidad «hacia fuera», de forma que una entrada TTL «al aire» equivale
a un 1, salvo efectos de ruido.]

La puertas TTL se alimentan a 5 V; su tensión de conmutación se sitúa en el

entorno de 1,2 V, de manera que un 0 en la entrada ha de ser menor de 1 V
(ViLmáx = 1 V) y, en cambio, una tensión superior a 1,5 V es entendida como
un 1 (ViHmín = 1,5 V); la tensión de salida para el 0 es 0 V, pero la
correspondiente al 1 es de solamente 4 V. Los tiempos de propagación de la
serie TTL estándar son del orden de 10 ns. y el consumo promedio es de unos
2 mA (10 mW).

La familia TTL proporcionó la base del gran desarrollo que tuvieron los
sistemas digitales durante la década de los 70; su amplia difusión y utilización
favoreció la aparición de diversas series derivadas de la mejora de
características concretas, una de las cuales, la serie LS ha sustituido por
completo a la serie estándar inicial y es la que se ha seguido utilizando a lo
largo de la década de los 80.

La serie 74LS (low power Schottky) mejora en gran medida a la serie estándar
en cuanto a consumo (0,4 mA), manteniendo la velocidad de trabajo en valores
análogos e incluso, algo superiores. La disminución del consumo se deriva del
empleo de resistencias de mayor valor, lo cual acarrea un aumento de las
constantes de tiempo asociadas; este efecto queda compensado por la
inclusión de un diodo Schottky entre base y colector de los transistores que
impide su saturación (desvía la corriente de base hacia el colector antes de
entrar en una saturación profunda) y, con ello, aumenta su velocidad de
conmutación.

Posteriores series «avanzadas» con el mismo esquema circuital han

aprovechado la reducción de dimensiones de los transistores y la
correspondiente disminución de sus capacidades parásitas para conseguir
tiempos de propagación inferiores: la serie 74ALS (advanced LS) presenta
tiempos por debajo de 4 ns, mientras que las series 74F (fast-TTL) y 74AS
(advanced Schottky) ofrecen tiempos de propagación del orden de 2,5 ns y 1,5
ns, respectivamente, a costa de un mayor consumo (por utilizar resistencias de
menor valor).

Esta línea de evolución de las puertas con transistores bipolares constituye la

«edad antigua» de los circuitos integrados digitales; actualmente, apenas se
utilizan las familias bipolares, salvo en determinadas aplicaciones específicas,
en particular, para sistemas de muy alta velocidad.

La serie 74LS sigue siendo útil para «recambio y mantenimiento» de los

numerosos sistemas digitales que han sido construidos con ella (o con la serie
estándar 74), la serie 74ALS se emplea en circuitos «interbús» (aplicación que
consideraremos un poco más adelante) y la serie 74F resulta adecuada para
diseños de muy alta velocidad de trabajo (frecuencias superiores a los 100
MHz).

MOS: familia CMOS

La integración de transistores MOS presentó inicialmente grandes dificultades,

derivadas de ser un efecto superficial que es afectado por cualquier impureza o
dislocación en la superficie del cristal de silicio; fue preciso desarrollar
técnicasde muy alta limpieza ambiental que no estuvieron disponibles hasta
mediados de los años 70. Sin embargo, una vez que se dispuso de tales
técnicas, las extraordinarias ventajas de los transistores MOS (referidas a
autoaislamiento, auto alineamiento, tamaño y consumo) determinaron un rápido
desarrollo y difusión de los circuitos integradosdigitales MOS.

En una primera fase resultó más sencillo integrar transistores MOS de canal P,
pero pronto fueron desplazados por los transistores NMOS cuya velocidad de
conmutación es apreciablemente mayor (debido a la mayor movilidad de los
electrones respecto de los huecos).
La utilización de transistores MOS como «resistencias de polarización» permite
configurar puertas lógicas utilizando únicamente transistores y reduce
considerablemente el área de integración, al prescindir de resistencias
integradas de valores relativamente altos. De esta forma, las puertas MOS
suponen un nuevo avance cualitativo en la miniaturización de la
electrónicadigital, reducción que afecta no solamente al tamaño y a la densidad
de integración, sino también, y en forma aún más significativa, al consumo.

La figura siguiente muestra la evolución de las puertas NMOS en relación con

el transistor que actúa como «resistencia de polarización»:

En los tres inversores de la figura el transistor superior se encuentra siempre

en conducción y equivale a una «resistencia de polarización».

Para que dicho transistor superior conduzca se requiere una tensión entre
puerta y fuente igual o superior a su tensión umbral: por ello, inicialmente
(primer inversor) fueron necesarias dos tensiones de alimentación (V' > VCC +
VTO); luego (segundo inversor) se utilizó una sola tensión de alimentación pero
la tensión de salida para el 1 quedaba reducida a VCC - VTO.

Actualmente las tecnologías NMOS emplean como polarización un transistor

MOS de empobrecimiento, en cuyo proceso de integración se crea un canal
mediante implantación iónica, de forma que conduce incluso en ausencia de
tensión entre puerta y fuente; su tensión umbral es negativa VTO < 0, de modo
que para cortar la conducción se requiere una tensión de puerta aún más
negativa que destruya el canal.

El análisis circuital de los tres inversores es análogo: - para Vi < VTO el

transistor inferior se encuentra en corte y el superior comunica a la salida la
tensión VCC: Vo = VCC = 1 (si bien en el segundo caso se produce un
desplazamiento de dicha tensión: Vo = VCC - VTO ); - para Vi >> VTO el
transistor inferior conduce, pero también lo hace el transistor superior: es
preciso establecer una relación geométrica entre ambos para que el transistor
inferior presente una resistencia mucho menor que el superior y la tensión de

salida sea muy pequeña: Vo << 1 V (con lo cual Vo 0).

Habida cuenta de que la intensidad que conduce un transistor MOS es

directamente proporcional a su anchura W e inversamente proporcional a su
longitud L, para asegurar que, cuando conducen ambos transistores, el inferior
presente una resistencia mucho menor que la del transistor superior se
requiere que:

[W/L]inferior >> [W/L]superior.

Esta desigualdad expresa una relación entre las geometrías de los dos
transistores que ha de mantenerse en el diseño y posterior integración de este
tipo de puertas NMOS. La tecnología NMOS actual utiliza puertas formadas por
un plano de transistores activos NMOS y un transistor MOS de
empobrecimiento como resistencia de polarización; aprovecha plenamente la

tensión de alimentación, pues VoH = VCC y VoL 0 V, y su consumo es muy

reducido, ya que Ri ~ ∞ y la resistencia del transistor de polarización se hace
adecuadamente alta. Esta tecnología resulta muy apropiada para la integración
de muy alta densidad ( VLSI) y sigue utilizándose en grandes bloques digitales
(microprocesadores, memorias, etc.) y en los circuitosintegrados programables
de tipo matricial (PROM, PAL, PLA, PLS).

Ahora bien, la utilización conjunta de transistores de canal N y de canal P

(NMOS y PMOS) permite que el consumo estático de las puertas sea nulo; ello
dio lugar a la lógica CMOS (lógica con transistores MOS complementarios).

La primera serie CMOS adoptó el indicativo 40 y presentaba fuertes

limitaciones en cuanto a velocidad e inmunidad frente al ruido. Esta serie
admite un amplio intervalo de tensiones, desde 3 a 18 voltios, y rizados del 10
% (debido a su reducido consumo), lo cual elimina la necesidad de un buen
filtrado y estabilidad en la fuente de alimentación; su velocidad depende
fuertemente de la tensión de alimentación, con tiempos de propagación de 200
ns para VCC = 3 V que pasan a ser de 100 ns para VCC = 5 V y se reducen a
20 ns

cuando VCC = 15 V.

La gran difusión que había tenido la familia TTL, con anterioridad a la

disponibilidad de integrados CMOS, había habituado a quienes trabajaban en
el ámbito de la electrónica digital a la utilización de los circuitos integrados de
dicha familia y a conocer los números y los terminales de tales circuitos; por
ello, atendiendo a la demanda de los usuarios, se desarrolló la serie 74C,
compatible en cuanto a funciones y terminales de los circuitos integrados del
mismo número con la familia TTL (por ello adopta el mismo indicativo numérico
74).

Las características de la primera serie 74C son algo mejores que las de la serie
inicial 40; pero, muy pronto, el desarrollo continuado de las tecnologías de
integración MOS hizo posible la utilización de transistores de dimensiones cada
vez más pequeñas y, consiguientemente, más rápidos.

La serie 74HC de «alta velocidad» ofrece la misma velocidad de trabajo que la

serie LS-TTL (tiempos de propagación inferiores a 10 ns) y análoga inmunidad
frente al ruido, con un consumo estático nulo; por ello, ha desplazado por
completo a la familia TTL y es actualmente la más utilizada.

Para facilitar la utilización conjunta de circuitos integrados TTL y CMOS se

introdujo la serie 74HCT, compatible con los niveles de tensión y de intensidad
de la familia TTL, que permite la conexión directa entre ambas familias.

Recientemente, se ha presentado una serie avanzada 74AHC, con tiempos de

propagación inferiores a 5 ns y una significativa reducción del «ruido» que las
puertas producen en su conmutación. Existe también una serie de alta
velocidad 74AC, con tiempos de propagación del orden de 3 ns, pero con
problemas de «ruido» en la

conmutación debido a la gran verticalidad de sus flancos.

Trabajo 2
Biestable

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Un biestable, también llamado báscula (flip-flop en inglés), es un multivibrador

capaz de permanecer en un estado determinado o en el contrario durante un
tiempo indefinido. Esta característica es ampliamente utilizada en electrónica
digital para memorizar información. El paso de un estado a otro se realiza
variando sus entradas. Dependiendo del tipo de dichas entradas los biestables
se dividen en:

• Asíncronos: sólo tienen entradas de control. El más empleado es el

biestable RS.
• Síncronos: además de las entradas de control posee una entrada de
sincronismo o de reloj. Si las entradas de control dependen de la de
sincronismo se denominan síncronas y en caso contrario asíncronas.
Por lo general, las entradas de control asíncronas prevalecen sobre las
síncronas.

La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por
flanco (de subida o de bajada). Dentro de los biestables síncronos activados
por nivel están los tipos RS y D, y dentro de los activos por flancos los tipos JK,
T y D.

Tabla de contenidos

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• 1 Biestable RS
o 1.1 Biestable RS asíncrono
o 1.2 Biestable RS síncrono
• 2 Biestable D
• 3 Biestable T
• 4 Biestable JK
o 4.1 Biestable JK activo por flanco
 o 4.2 Biestable JK Maestro-Esclavo
• 5 Ejemplo con componentes discretos
• 6 Aplicación
• 7 Secuenciación y metaestabilidad

• 8 Véase también

Biestable RS [editar]

Descripción

Cronograma del biestable RS

Dispositivo de almacenamiento temporal de dos estados (alto y bajo), cuyas

entradas principales, R y S, a las que debe el nombre, permiten al ser
activadas:

• R: el borrado (reset en inglés), puesta a 0 ó nivel bajo de la salida.

• S: el grabado (set en inglés), puesta a 1 ó nivel alto de la salida.

Si no se activa ninguna de las entradas, el biestable permanece en el estado

que poseía tras la última operación de borrado o grabado. En ningún caso
deberían activarse ambas entradas a la vez, ya que esto provoca que las
salidas directa (Q) y negada (Q') queden con el mismo valor: a bajo, si la
báscula está construída con puertas NO-O (NOR), o a alto, si con puertas NO-
Y (NAND). El problema de que ambas salidas queden al mismo estado está en
que al desactivar ambas entradas no se podrá determinar el estado en el que
quedaría la salida. Por eso, en las tablas de verdad, la activación de ambas
entradas se contempla como caso no deseado (N. D.).

Biestable RS asíncrono [editar]

Sólo posee las entradas R y S. Se compone internamente de dos puertas

lógicas NO-Y o NO-O, según se muestra en la siguiente figura:

Biestables RS con puertas NO-O, a), NO-Y, c), y símbolos normalizados

respectivos b) y d).

Su tabla de verdad es la siguiente (Q representa el estado actual de la salida y

q el estado anterior a la última activación):

Tabla de verdad biestable RS

R S Q (NO-O) Q' (NO-Y)
0 0 q N. D.
0 1 1 0
1 0 0 1
1 1 N. D. q
N. D.= Estado no determinado
Biestable RS síncrono [editar]

Circuito Biestable RS síncrono a) y esquema normalizado b).

Además de las entradas R y S, posee una entrada C de sincronismo cuya

misión es la de permitir o no el cambio de estado del biestable. En la siguiente
figura se muestra un ejemplo de un biestable síncrono a partir de una
asíncrona, junto con su esquema normalizado:

Su tabla de verdad es la siguiente:

Tabla de verdad biestable RS

C R S Q (NO-O)
0 X X q
1 0 0 q
1 0 1 1
1 1 0 0
1 1 1 N. D.
X=no importa

Biestable D [editar]
Símbolos normalizados: Biestables D a) activo por nivel alto y b) activo por
flanco de subida.

Dispositivo de almacenamiento temporal de dos estados (alto y bajo), cuya

salida adquiere el valor de la entrada D cuando se activa la entrada de
sincronismo, C. En función del modo de activación de dicha entrada de
sincronismo, existen dos tipos de biestables D:

• Activo por nivel (alto o bajo), también denominado registro o cerrojo

(latch en inglés).
• Activo por flanco (de subida o de bajada).

La ecuación característica del biestable D que describe su comportamiento es:

y su tabla de verdad:

D Q Qsiguiente
0 X 0
1 X 1
X=no importa

Esta báscula puede verse como una primitiva línea de retardo o una retención
de orden cero (zero order hold en inglés), ya que los datos que se introducen,
se obtienen en la salida un ciclo de reloj después. Esta característica es
aprovechada para sintetizar funciones de procesamiento digital de señales
(DSP en inglés) mediante la transformada en z.

==

Biestable T [editar]
Símbolo normalizado: Biestable T activo por flanco de subida.

Dispositivo de almacenamiento temporal de dos estados (alto y bajo). El

biestable T cambia de estado ("toggle" en inglés) cada vez que la entrada de
sincronismo o de reloj se dispara. Si la entrada T está a nivel bajo, el biestable
retiene el nivel previo. Puede obtenerse al unir las entradas de control de un
biestable JK, unión que se corresponde a la entrada T.

La ecuación característica del biestable T que describe su comportamiento es:

y la tabla de verdad:

T Q Qsiguiente
0 0 0
0 1 1
1 0 1
1 1 0

Biestable JK [editar]

Descripción
Cronograma de la báscula JK

Dispositivo de almacenamiento temporal de dos estados (alto y bajo), cuyas

entradas principales, J y K, a las que debe el nombre, permiten al ser
activadas:

• J: El grabado (set en inglés), puesta a 1 ó nivel alto de la salida.

• K: El borrado (reset en inglés), puesta a 0 ó nivel bajo de la salida.

Si no se activa ninguna de las entradas, el biestable permanece en el estado

que poseía tras la última operación de borrado o grabado. A diferencia del
biestable RS, en el caso de activarse ambas entradas a la vez, la salida
adquirirá el estado contrario al que tenía.

La ecuación característica del biestable JK que describe su comportamiento es:

Y su tabla de verdad es:

J K Q Qsiguiente
0 0 0 0
0 0 1 1
0 1 X 0
1 0 X 1
1 1 0 1
1 1 1 0
X=no importa

Una forma más compacta de la tabla de verdad es (Q representa el estado

siguiente de la salida en el próximo flanco de reloj y q el estado actual):

J K Q
0 0 q
0 1 0
1 0 1
1 1

El biestable se denomina así por Jack Kilby, el inventor de los circuitos

integrados en 1958, por lo cual se le concedió el Premio Nobel en física de
2000.

Biestable JK activo por flanco [editar]

Símbolos normalizados: Biestables JK activo a) por flanco de subida y b) por

flanco de bajada

Junto con las entradas J y K existe una entrada C de sincronismo o de reloj

cuya misión es la de permitir el cambio de estado del biestable cuando se
produce un flanco de subida o de bajada, según sea su diseño. Su
denominación en inglés es J-K Flip-Flop Edge-Triggered. De acuerdo con la
tabla de verdad, cuando las entradas J y K están a nivel lógico 1, a cada flanco
activo en la entrada de reloj, la salida del biestable cambia de estado. A este
modo de funcionamiento se le denomina modo de basculación (toggle en
inglés).
Biestable JK Maestro-Esclavo [editar]

Símbolos normalizados: Biestable JK Maestro-Esclavo a) activo por nivel alto y

b) activo por nivel bajo

Aunque aún puede encontrarse en algunos equipos, este tipo de biestable,

denominado en inglés J-K Flip-Flop Master-Slave, ha quedado obsoleto ya que
ha sido reemplazado por el tipo anterior.

Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o bajo) se

toman los valores de las entradas J y K y en el flanco de bajada (o de subida)
se refleja en la salida.

Otra forma de expresar la tabla de verdad del biestable JK es mediante la

denominada tabla de excitación:

╔═══╦═══╦════╦═══╗
║q║Q║ J║K║
╠═══╬═══╬════╬═══╣
║0║0║ 0║X║
║0║1║ 1║X║
║1║0║ X║1║
║1║1║ X║0║
╚═══╩═══╩════╩═══╝

Siendo q el estado presente y Q el estado siguiente.

Ejemplo con componentes discretos [editar]

Figura 1.- Circuito multivibrador biestable

Aunque, en general, los biestables utilizados en la práctica están

implementados en forma de circuitos integrados, en la Figura 1 se representa el
esquema de un sencillo circuito multivibrador biestable, realizado con
componentes discretos, cuyo funcionamiento es el siguiente:

Al aplicar la tensión de alimentación (Vcc), los dos transistores iniciaran la

conducción, ya que sus bases reciben un potencial positivo, TR-1 a través del
divisor formado por R-3, R-4 y R-5 y TR-2 a través del formado por R-1, R-2 y
R-6, pero como los transistores no serán exactamente idénticos, por el propio
proceso de fabricación y el grado de impurezas del material semiconductor,
uno conducirá antes o más rápido que el otro.

Supongamos que es TR-1 el que conduce primero. El voltaje en su colector

disminuirá, debido a la mayor caída de tensión en R-1, por lo que la tensión
aplicada a la base de TR-2 a través del divisor formado por R-2, R-5, disminuirá
haciendo que este conduzca menos. Esta disminución de conducción de TR-2
hace que suba su tensión de colector y por tanto la de base de TR-1, este
proceso llevará finalmente al bloqueo de TR-2 (salida Y a nivel alto).
Pero si ahora aplicamos un impulso de disparo de nivel alto por la entrada T, a
través de los condensadores C-1 y C-2 pasará a las bases de ambos
transistores. En el caso de TR-1 no tendrá más efecto que aumentar su tensión
positiva, por lo que este seguirá conduciendo. En la base de TR-2 el impulso
hará que este transistor conduzca, realizándose un proceso similar al descrito
al principio, cuando el que conducía primero era TR-1, que terminará
bloqueando a este y dejando en conducción a TR-2 (salida Y a nivel bajo).

La secuencia descrita se repetirá cada vez que se aplique un impulso en T. La

salida cambia de estado con el impulso de disparo y permanece en dicho
estado hasta la llegada del siguiente impulso, momento en que volverá a
cambiar.

La caída de tensión en la resistencia común de emisores (R-7) elimina la

indecisión del circuito y aumenta la velocidad de conmutación.

Aplicación [editar]

Un biestable puede usarse para almacenar un bit. La información contenida en

muchos biestables puede representar el estado de un secuenciador, el valor de
un contador, un carácter ASCII en la memoria de un ordenador, o cualquier otra
clase de información.

Un uso corriente es el diseño de máquinas de estado finitas electrónicas. Los

biestables almacenan el estado previo de la máquina que se usa para calcular
el siguiente.

El biestable T es útil para contar. Una señal repetitiva en la entrada de reloj

hace que el biestable cambie de estado por cada transición alto-bajo si su
entrada T está a nivel 1. La salida de un biestable puede conectarse a la
entrada de reloj de la siguiente y así sucesivamente. La salida final del conjunto
considerado como una cadena de salidas de todos los biestables es el conteo
en código binario del número de ciclos en la primera entrada de reloj hasta un
máximo de 2n-1, donde n es el número de biestables usados.
Uno de los problemas con esta configuración de contador (ripple counter en
inglés) es que la salida es momentáneamente inválida mientras los cambios se
propagan por la cadena justo después de un flanco de reloj. Hay dos
soluciones a este problema. La primera es muestrear la salida sólo cuando se
sabe que esta es válida. La segunda, más compleja y ampliamente usada, es
utilizar un tipo diferente de contador síncrono, que tiene una lógica más
compleja para asegurar que todas las salidas cambian en el mismo momento
predeterminado, aunque el precio a pagar es la reducción de la frecuencia
máxima a la que puede funcionar.

Una cadena de biestables T como la descrita anteriormente también sirve para

la división de la frecuencia de entrada entre 2n, donde n es el número de
biestables entre la entrada y la última salida.

Secuenciación y metaestabilidad [editar]

Los biestables síncronos son propensos a sufrir un problema denominado

metaestabilidad, que ocurre cuando una entrada de datos o de control está
cambiando en el momento en el que llega un flanco de reloj. El resultado es
que la salida puede comportarse de forma imprevista, tardando muchas veces
más de lo normal en estabilizarse al estado correcto, o incluso podría oscilar
repetidas veces hasta terminar en su estado estable. En un ordenador esto
puede suponer la corrupción de datos o causar un fallo de programa.

En muchos casos, la metaestabilidad en los biestables se puede evitar

asegurándose de que los datos y las entradas de control se mantienen
constantes durante un periodo de tiempo especificado antes y después del
flanco de reloj, denominados setup time (tsu) y hold time (th) respectivamente.
Esos tiempos están establecidos en la hoja de datos del dispositivo en
cuestión, y son típicamente entre unos pocos nanosegundos y unos pocos
cientos de nanosegundos para dispositivos modernos.

Desafortunadamente, no siempre es posible cumplir estos requisitos, porque

los biestables pueden estar conectados a entradas en tiempo real que son
asíncronas, y pueden cambiar en cualquier momento fuera del control del
diseñador. En este caso, lo único que puede hacerse es reducir la probabilidad
de error a un determinado nivel, dependiendo de la fiabilidad que se desee del
circuito. Una técnica para reducir la incidencia es conectar dos o más
biestables en cadena, de forma que la salida de una se conecta a la entrada de
la siguiente, y con todos los dispositivos compartiendo la misma señal de reloj.
De esta forma la probabilidad de un suceso metaestable puede reducirse
considerablemente, pero nunca podrá eliminarse por completo.

Existen biestables robustos frente a la metaestabilidad, que funcionan

reduciendo los tiempos de setup y hold en todo lo posible, pero incluso estos
no pueden eliminar por completo el problema. Esto es debido a que la
metaestabilidad es mucho más que un problema de diseño. Cuando el flanco
de reloj y la entrada de datos están suficientemente juntos, el biestable tiene
que elegir el evento que ocurrió antes. Y por más rápido que se haga el
dispositivo, siempre existe la posibilidad de que sucedan lo suficientemente
juntos como para que que no se pueda detectar cual es el que ocurrió primero.
Así pues, es lógicamente imposible el construir un biestable a prueba de
metaestabilidad.

Otro parámetro temporal importante de un biestable es el retardo reloj-a-salida

(clock-to-output tCO) o retardo de propagación (propagation delay tP), que es el
tiempo que el biestable tarda en cambiar su salida tras un flanco de reloj. El
tiempo para una transición alto-a-bajo (tPHL) es a veces diferente del de las
transiciones de bajo-a-alto (tPLH).

Cuando se conectan biestables en cadena, es importante asegurar que el tCO

de el primero es mayor que el hold time (tH) del siguiente, ya que en caso
contrario, el segundo biestable no recibirá los datos de forma fiable. La relación
entre tCO y tH está garantizada normalmente si ambos biestables son del mismo
tipo.

FLIP-FLOP

Generalidades
Siendo los Flip-Flop las unidades básicas de todos los sistemas secuenciales,
existen cuatro tipos: el RS, el JK, el T y el D. Y los últimos tres se implementan
del primero —pudiéndose con posterioridad con cualquiera de los resultados
confeccionar quienquiera de los restantes.

Todos pueden ser de dos tipos, a saber: Flip-Flop activado por nivel (FF-AN) o
bien Flip-Flop maestro-esclavo (FF-ME). El primero recibe su nombre por
actuar meramente con los "niveles" de amplitud 0-1, en cambio el segundo son
dos FF-AN combinados de tal manera que uno "hace caso" al otro.

Un circuito flip-flop puede mantener un estado binario indefinidamente (Siempre

y cuando se le este suministrando potencia al circuito) hasta que se cambie por
una señal de entrada para cambiar estados. La principal diferencia entre varios
tipos de flip-flops es el numero de entradas que poseen y la manera en la cual
las entradas afecten el estado binario.

Circuito básico de un flip-flop

Se menciono que un circuito flip-flop puede estar formado por dos compuertas
NAND o dos compuertas NOR. Estas construcciones se muestran en los
diagramas lógicos de las figuras. Cada circuito forma un flip-flop básico del cual
se pueden construir uno mas complicado. La conexión de acoplamiento
intercruzado de la salida de una compuerta a la entrada de la otra constituye un
camino de retroalimentación. Por esta razón, los circuitos se clasifican como
circuitos secuenciales asincrónicos. Cada flip-flop tiene dos salidas, Q y Q´ y
dos entradas S (set) y R (reset). Este tipo de flip-flop se llama Flip-Flop RS
acoplado directamente o bloqueador SR (SR latch). Las letras R y S son las
iniciales de los nombres en inglés de las entradas (reset, set).

Circuito flip-flop básico con compuertas NOR

Para analizar la operación del circuito de la figura anterior se debe recordar que
la salida de una compuerta NOR es 0 si cualquier entrada es 1 y que la salida
es 1 solamente cuando todas las entradas sean 0. Como punto de partida
asúmase que la entrada de puesta a uno (set) es 1 y que la entrada de puesta
a 0 (reset) sea 0. Como la compuerta 2 tiene una entrada de 1, su salida Q´
debe ser 0, lo cual coloca ambas entradas de la compuerta 1 a 0 para tener la
salida Q como 1. Cuando la entrada de puesta a uno (set) vuelva a 0, las
salidas permanecerán iguales ya que la salida Q permanece como 1, dejando
una entrada de la compuerta 2 en 1. Esto causa que la salida Q´ permanezca
en 0 lo cual coloca ambas entradas de la compuerta número 1 en 0 y así la
salida Q es 1. De la misma manera es posible demostrar que un 1 en la
entrada de puesta a cero (reset) cambia la salida Q a 0 y Q´ a 1. Cuando la
entrada de puesta a cero cambia a 0, las salidas no cambian.

Cuando se aplica un 1 a ambas entradas de puesta a uno y puesta a cero

ambas salidas Q y Q´ van a 0. Esta condición viola el hecho de que las salidas
Q y Q´ son complementos entre si. En operación normal esta condición debe
evitarse asegurándose que no se aplica un 1 a ambas entradas
simultáneamente.

Un flip-flop tiene dos entradas útiles. Cuando Q=1 y Q´=0 estará en el estado
de puesta a uno (o estado 1). Cuando Q=0 y Q´=1 estará en el estado de
puesta a cero (o estado 0). Las salidas Q y Q´ son complementos entre si y se
les trata como salidas normales y de complemento respectivamente. El estado
binario de un flip-flop se toma como el valor de su salida normal.

Bajo operación normal, ambas entradas permanecen en 0 a no ser que el

estado del flip-flop haya cambiado. La aplicación de un 1 momentáneo a la
entrada de puesta a uno causará que el flip-flop vaya a ese estado. La entrada
de puesta en uno debe volver a cero antes que se aplique un uno a la entrada
de puesta a cero. Un 1 momentáneo aplicado a la entrada de puesta a cero
causará que el flip-flop vaya al estado de borrado (o puesta a cero). Cuando
ambas entradas son inicialmente cero y se aplica un 1 a la entrada de puesta a
uno o se aplica un 1 a la entrada de puesta a cero mientras que el flip-flop este
borrado, quedaran las salidas sin cambio. Cuando se aplica un 1 a ambas
entradas de puesta a uno y puesta a cero, ambas salidas irán a cero. Este
estado es indefinido y se evita normalmente. Si ambas salidas van a 0, el
estado del flip-flop es indeterminado y depende de aquella entrada que
permanezca por mayor tiempo en 1 antes de hacer la transición a cero.

Circuito flip-flop básico con compuertas NAND

El circuito básico NAND de la figura anterior opera con ambas entradas

normalmente en 1 a no ser que el estado del flip-flop tenga que cambiarse. La
aplicación de un 0 momentáneo a la entrada de puesta a uno, causará que Q
vaya a 1 y Q´ vaya a 0, llevando el flip-flop al estado de puesta a uno. Después
que la entrada de puesta a uno vuelva a 1, un 0 momentáneo en la entrada de
puesta a cero causará la transición al estado de borrado (clear). Cuando ambas
entradas vayan a 0, ambas salidas irán a 1; esta condición se evita en la
operación normal de un flip-flop.

Flip-Flop Activados por Nivel

• Flip-Flop RS

Tiene tres entradas, S (de inicio), R (reinicio o borrado) y C (para reloj). Tiene
una salida Q, y a veces también una salida complementada, la que se indica
con un circulo en la otra terminal de salida. Hay un pequeño triángulo en frente
de la letra C, para designar una entrada dinámica. El símbolo indicador
dinámico denota el echo de que el flip-flop responde a una transición positiva
( de 0 a 1) de la señal de reloj.

Su unidad básica (con compuertas NAND o NOR) se dibuja a continuación que,

como actúa por "niveles" de amplitud (0-1) recibe el nombre de Flip-Flop RS
activado por nivel (FF-RS-AN). Cuando no se especifica este detalle es del tipo
Flip-Flop RS maestro-esclavo (FF-RS-ME). Sus ecuaciones y tabla de
funcionamiento son

Q = S + q R*

RS=0
La operación del flip-flop es como sigue. Si no hay una señal en la entrada del
reloj C, la salida del circuito no puede cambiar independientemente de cuáles
sean los valores de entrada de S y R. Sólo cuando la señal de reloj cambia de
0 a 1 puede la salida afectarse de acuerdo con los valores de la entrada S y R.
Si S = 1 y R = 0 cuando C cambia de 0 a 1, la salida Q se inicia en 1. Si S = 0 y
R = 1 cuando C cambia de 0 a 1 la salida Q se reinicia o borra en 0. Si tanto S
como R son 0 durante la transición de reloj, la salida no cambia. Cuando tanto
S como R son iguales a 1, la salida es impredecible y puede ser 0 o 1
dependiendo de los retrasos internos de tiempo que ocurran dentro del circuito.

Flip-flop RS temporizado

El flip-flop básico por si solo es un circuito secuencial asincrónico. Agregando

compuertas a las entradas de circuito básico, puede hacerse que el flip-flop
responda a los niveles de entrada durante la ocurrencia del reloj. El flip-flop RS
temporizado mostrado en la siguiente figura consiste en un flip-flop básico NOR
y dos compuertas NAND. Las salidas de las dos compuertas AND permanecen
en cero mientras el pulso del reloj (abreviado en inglés CP) sea 0,
independientemente de los valores de entrada S y R se permite llegar al flip-
flop básico. El estado de puesta a uno se logra con S=1, R=0 y CP=1. Para
cambiar el estado de puesta a cero (o borrado) las entradas deben ser S=0,
R=1 y CP=1. Con S=1 y R=1, la ocurrencia de los pulsos de reloj causará que
ambas salidas vayan momentáneamente a 0. Cuando quite el pulso, el estado
del flip-flop será indeterminado, es decir, podría resultar cualquier estado,
dependiendo de si la entrada de puesta a uno o la de puesta a cero del flip-flop
básico, permanezca el mayor tiempo, antes de la transición a 0 al final del
pulso.

Flip-flop RS temporizado

El símbolo gráfico del flip-flop RS sincronizado se muestra en la figura anterior.

Tiene tres entradas: S, R y CP. La entrada CP no se describe dentro del
recuadro debido a que se reconoce fácilmente por un pequeño triángulo. El
triángulo es un símbolo para el indicador dinámico y denota el hecho que el flip-
flop responde a una transición del reloj de entrada o flanco de subida de una
señal de un nivel bajo (o binario) a un nivel alto (1 binario). Las salidas del flip-
flop se marcan con Q y Q´ dentro del recuadro. Se le puede designar al flip-flop
un nombre de variable diferente aunque se escriba una Q dentro del recuadro.
En este caso la letra escogida para la variable del flip-flop se marca por fuera
del recuadro y a lo largo de la línea de salida. El estado del flip-flop se
determina del valor de su salida normal Q. Si se desea obtener el complemento
de salida normal, no es necesario usar un inversor ya que el valor
complementado se obtiene directamente de la salida Q´.

La tabla característica del flip-flop se muestra en la figura antes presentada.

Esta tabla resume la operación del flip-flop en forma de tabulado. Q es el
estado binario del flip-flop en un tiempo dado (refiriéndose al estado presente),
las columnas S y R dan los valores posibles de las entradas y Q(t + 1) es el
estado del flip-flop después de la ocurrencia de un pulso de reloj (refiriéndose
al siguiente estado).

La ecuación característica de un flip-flop se deduce del mapa de la figura antes

mencionada. Esta ecuación especifica el valor del siguiente estado como una
función del presente estado y de las entradas. La ecuación característica de
una expresión algebraica para la información binaria de la tabla característica.
Los dos estados indeterminados se marcan con una X en el mapa, ya que
pueden resultar como 1 o como 0. Sin embargo la relación SR=0 debe incluirse
como parte de la ecuación característica para especificar que S y R no pueden
ser iguales a 1 simultáneamente.

• Flip-Flop JK

Un flip-flop JK es un refinamiento del flip-flop SR en el sentido que la condición

indeterminada del tipo SR se define en el tipo JK. Las entradas J y K se
comportan como las entradas S y R para iniciar y reinicia el flip-flop,
respectivamente. Cuando las entradas J y K son ambas iguales a 1, una
transición de reloj alterna las salidas del flip-flop a su estado complementario.

Su unidad básica se dibuja a continuación que, como actúa por "niveles" de

amplitud (0-1) recibe el nombre de Flip-Flop JK activado por nivel (FF-JK-AN).
Cuando no se especifica este detalle es del tipo Flip-Flop JK maestro-esclavo
(FF-JK-ME). Su ecuación y tabla de funcionamiento son

Q = J q* + K* q

Se da detalle de su confección lógica a partir del FF-RS-AN.

y si simplificamos por ejemplo usando Veich-Karnaugh

R=Kq

S = J q*

resulta el circuito

Flip-flop JK

Un flip-flop JK es un refinamiento del flip-flop RS ya que el estado

independiente del termino RS se define en el tipo JK. Las entradas J y K se
comportan como las entradas R y S para poner a uno o cero (set o reset) al flip-
flop (nótese que en el flip-flop JK la entrada J se usa para la entrada de puesta
a uno y la letra K para la entrada de puesta a cero). Cuando ambas entradas se
aplican a J y K simultáneamente, el flip-flop cambia a su estado de
complemento, esto es, si Q=1 cambia a Q=0 y viceversa.

Un flip-flop sincronizado se muestra en la figura anterior. La salida Q se aplica

con K y CP a una compuerta AND de tal manera que el flip-flop se ponga a
cero (clear) durante un pulso de reloj solamente si Q fue 1 previamente. De
manera similar la salida Q´ se aplica a J y CP a una compuerta AND de tal
manera que el flip-flop se ponga a uno con un pulso de reloj, solamente si Q´
fue 1 previamente.

Flip-flop JK temporizado

Como se muestra en la tabla característica de la figura, el flip-flop JK se

comporta como un flip-flop RS excepto cuando J y K sean ambos 1. Cuando J
y K sean 1, el pulso de reloj se transmite a través de una compuerta AND
solamente; aquella cuya entrada se conecta a la salida del flip-flop la cual es al
presente igual a 1. Así, si Q=1, la salida de la compuerta AND superior se
convertirá en 1 una vez que se aplique un pulso de reloj y el flip-flop se ponga a
cero. Si Q´=1 la salida de la compuerta AND se convierte en 1 y el flip-flop se
pone a uno. En cualquier caso, el estado de salida del flip-flop se complementa.

Las entradas en el símbolo gráfico para el flip-flop JK deben marcarse con una
J (debajo de Q) y K (debajo de Q´). La ecuación característica se da en la
figura y se deduce del mapa de la tabla característica.

Nótese que debido a la conexión de retroalimentación del flip-flop JK, la señal

CP que permanece en 1 (mientras que J=K=1) causará transiciones repetidas y
continuas de las salidas después que las salidas hayan sido completadas. Para
evitar esta operación indeseable, los pulsos de reloj deben de tener un tiempo
de duración que es menor que la demora de propagación a través del flip-flop.
Esta es una restricción, ya que la operación del circuito depende del ancho de
los pulsos. Por esta razón los flip-flops JK nunca se construyen como se
muestra en la figura. La restricción del ancho del pulso puede ser eliminada con
un maestro esclavo o una construcción activada por flanco de la manera
discutida en la siguiente sección. El mismo razonamiento se aplica al flip-flop T
presentado a continuación.

• Flip-Flop T

El flip-flop T se obtiene del tipo JK cuando las entradas J y K se conectan para

proporcionar una entrada única designada por T. El flip-flop T, por lo tanto, tiene
sólo dos condiciones. Cuando T = 0 ( J = K = 0) una transición de reloj no
cambia el estado del flip-flop. Cuando T = 1 (J = K = 1) una transición de reloj
complementa el estado del flip-flop.

Su unidad básica se dibuja a continuación que, como actúa por "niveles" de

amplitud (0-1) recibe el nombre de Flip-Flop T activado por nivel (FF-T-AN).
Cuando no se especifica este detalle es del tipo Flip-Flop T maestro-esclavo
(FF-T-ME). Su ecuación y tabla de funcionamiento son

q⊕Q = T

A partir del FF-RS-AN puede diseñarse este FF-T-AN siguiendo los pasos
mostrados anteriormente, pero no tiene sentido ya que al ser activado por nivel
no tiene utilidad.

• Flip-Flop D

El flip-flop D (datos) es una ligera modificación del flip-flop SR. Un flip-flop SR

se convierte a un flip-flop D insertando un inversor entre S y R y asignando el
símbolo D a la entrada única. La entrada D se muestra durante la ocurrencia de
uan transición de reloj de 0 a 1. Si D = 1, la salida del flip-flop va al estado 1,
pero si D = 0, la salida del flip-flop va a el estado 0.

Su unidad básica se dibuja a continuación que, como actúa por "niveles" de

amplitud (0-1) recibe el nombre de Flip-Flop D activado por nivel (FF-D-AN).
Cuando no se especifica este detalle es del tipo Flip-Flop D maestro-esclavo
(FF-D-ME) comúnmente denominado también Cerrojo —Latch. Su ecuación y
tabla de funcionamiento son

Q=D

A partir del FF-RS-AN puede diseñarse este FF-D-AN siguiendo los pasos
mostrados anteriormente, pero no tiene sentido ya que al ser activado por nivel
no tiene utilidad.

Flip-flop D

El flip-flop D mostrado en la figura anterior es una modificación del flip-flop RS

sincronizado. Las compuertas NAND 1 y 2 forman el flip-flop básico y las
compuertas 3 y 4 las modifican para conformar el flip-flop RS sincronizado. La
entrada D va directamente a la entrada S y su complemento se aplica a la
entrada R a través de la compuerta 5. Mientras que el pulso de reloj de entrada
sea un 0, las compuertas 3 y 4 tienen un 1 en sus salidas, independientemente
del valor de las otras entradas. Esto esta de acuerdo a los requisitos de que las
dos entradas del flip-flop básico NAND permanezcan inicialmente en el nivel de
1. La entrada D se comprueba durante la ocurrencia del pulso de reloj. Si es 1,
la salida de la compuerta 3 va a 0, cambiando el flip-flop al estado de puesta a
uno (a no ser que ya este en ese estado). Si en 0, la salida de la compuerta 4
va a 0, cambiando el flip-flop al estado de borrado.
Flip-flop D temporizado

El flip-flop tipo D recibe su nombre por la habilidad de transmitir "datos" a un

flip-flop. Es básicamente un flip-flop RS con un inversor en la entrada R. el
inversor agregado reduce el numero de entradas de dos a uno. Este tipo de
flip-flop se llama algunas veces bloqueador D con compuertas o flip-flop de
bloqueo. La entrada CP se le da a menudo la designación variable G (de gate)
para indicar que esta entrada esta habilita el flip-flop de bloqueo para hacer
posible que los datos entren al mismo.

El símbolo para el flip-flop D sincronizado se muestra en la figura. La tabla

característica se lista en la parte (c) y la ecuación característica se lista en la
parte (d). la ecuación característica muestra que el siguiente estado del flip-flop
es igual a la entrada D y es independiente del valor del presente estado.

• Flip-Flop Maestro-Esclavo

Todos los cuatro FF-AN pueden implementarse siguiendo las órdenes de un

FF-D-AN a su entrada como muestra el dibujo esquemático. El FF-D hace de
puerta (Cerrojo). Cada pulso en el clock hará que la señal entre al sistema
(como salida del FF-D-AN) y salga la misma a la salida final respetando la tabla
de verdad del FF esclavo. Así, si el esclavo es un FF-X-AN, todo el conjunto se
comporta como un FF-X-ME —aquí X puede ser un FF o bien también un
sistema secuencial complejo.

Accesorios de los Flip-Flop

Los Flip-Flop, normalmente y si no se especifica otro detalle, son siempre
Maestro-Esclavo, y suelen traer patas accesorias combinacionales.
Nombramos las siguientes:

— Reset pone a cero Q

— Set pone a 1 a Q

— Clock

— Inhibición inhibe (no deja pasar) la entrada de señal

CONTADORES DE PULSOS

Generalidades

Son sistemas de FF en cascada y relacionados con redes combinacionales de

tal manera que cuentan, bajo un código binario cualquiera ya predeterminado
(binario puro, BCD, Jhonson, etc., u otro inventado por uno que necesite) los
pulsos que ingresan al clock del sistema. Así, si todos los relojes se conectan
en paralelo o no, los contadores se denominan, respectivamente

— sincrónicos

— asincrónicos

y nosotros estudiaremos a los primeros.

La cantidad M de pulsos a contar (incluyendo el correspondiente reposo) está

relacionada con el número n de FF a utilizar mediante la fórmula

2n-1 < 2n≤M

Ejemplo de Diseño

Se pretende contar los pulsos de un código, por ejemplo binario natural hasta el
número 5; o sea que a partir del pulso 6 se reiniciará el conteo (autoborrado).
En efecto, podemos elegir la mínima cantidad de FF a usar (y que por tanto se
usarán)

M=6

2n-1 < n = 3⇒ 2n ≤M

Adoptamos seguidamente el tipo de FF que dispongamos, por ejemplo el RS.

Ahora completamos las tablas de diseño

Simplificamos los resultados, por ejemplo por Veich-Karnaugh

R0 = q1*q2

S0 = q1q2

R1 = q1q2

S1 = q0*q1*q2

R2 = q2

S2 = q2*

y armamos finalmente con ella el circuito

DIVISORES DE FRECUENCIA

Generalidades

Pueden realizarse con contadores asincrónicos o sincrónicos.

Asincrónico
Seguidamente vemos un divisor de frecuencia asincrónico realizado con FF-T
(recuérdese que un FF puede ser fabricado a partir de cualquier otro FF) que
poseen la propiedad de sacar un pulso por cada dos de entrada. Por ello la
división final es

ent 2nωsal = ω

Sincrónico

Ejemplo de Diseño

Ahora bien, supongamos que no deseamos dividir por un número 2n sino por
otro cualquiera. Para ello nos valdremos del contador sincrónico. Cuando la
cantidad de pulsos llega a la cantidad M se diseñará al último FF de tal manera
que cambie el estado detectando así con ello la división. Siguiendo los pasos
de diseño como recién se ha expuesto al diseñar un contador cualquiera
sincrónico, podemos lograr nuestro cometido.

Supongamos que nuestro dato sea dividir por 3. Adoptamos, por ejemplo FF-JK
y entonces, con el criterio anterior, lo diseñamos de la siguiente manera

M=3

2n-1 < n = 2⇒ 2n ≤M
MULTIPLICADORES DE FRECUENCIA

Generalidades

Pueden realizarse con un Lazo de Fijación de Fase (LFF) y un divisor por M

que lo realimente —M es la cuenta de pulsos del contador como se vio
precedentemente. Estando enganchado y mantenido el LFF, el OCV interno
deberá ent multiplicada por M. Así entonces, la frecuencia de salida seráω
mantener la un múltiplo M del de la entrada

entωOCV = M ωsal = ω

Ejemplo de Diseño

Supongamos que se tiene una frecuencia de entrada que varía entre un

máximo fentmax y un mínimo fentmin y se la quiere multiplicar M veces

= ... fentmax

= ... fentmin

= ... M

El circuito siguiente muestra una implementación posible. Para diseñar al OCV

debe recurrirse al capítulo de multivibradores con los datos

= ... fmax > fentmax

= ... fmin < fentmin

La red R0C0 del filtro se la aconseja que sea experimental, aunque puede
estimarse su constante de tiempo de tal manera que filtre los pulsos detectados

= ... 0 = R0C0 τ >> 2 Tentmax = 4 / fentmin

El rango de mantenimiento RM del lazo deberá resultar satisfactoriamente

RM [Hz] = M (fmax - fmin) = ... > fentmin − fentmax

COMPARADORES DIGITALES

Se compararán dos palabras digitales (bytes) A y B de m bits cada una de ellas

según el ordenamiento

A = Am ... A1 A0

B = Bm ... B1 B0

con m el bit de mayor peso

A > A B*→B

A + B*→ B ≥A

B)*⊕ (A →A = B

A* + B→ B ≤A

A < A* B→B
En efecto, para determinar el caso de igualdad bastará comparar cada uno de
los bits en forma respectiva con compuertas O-Exclusiva

B0)*⊕ B1)* (A0 ⊕ Bm)* ... (A1 ⊕(A = B) = (Am

Para explicar el proceso de detección de la diferencia en exceso o déficit nos

valdremos de un ejemplo. Sea m = 2 y siendo A > B; entonces con sólo que el
bit de mayor peso lo sea será suficiente

A2 > B2

o bien

A2 = B2 y A1 > B1

A2 = B2 y A1 = B1 y A0 > B0

lo que nos permitirá armar la red combinatoria siguiente

(A > B) = (A2 > B2) + (A2 = B2) [ (A1 > B1) + (A1 = B1) (A0 > B0) →

B1)* + A0B0* ]⊕ B2)* [ A1B1* + (A1 ⊕ A2B2* + (A2 →

y de la tabla

(A < B) = (A > B)* (A = B)* = [ (A > B) + (A = B) ]*

REGISTROS DE DESPLAZAMIENTOS

Son cadenas de FF-D en cascada alimentados sincrónicamente, de tal manera

que por cada pulso en clock la información digital se va desplazando de FF en
FF sin sufrir alteración —recuérdese que la tabla de verdad del FF-D así lo
permite. Puede salirse del mismo de una manera serie o paralelo.

MULTIPLEXOR Y DE-MULTIPLEXOR

Consiste en una llave digital y, por ende, puede ser selectora (multiplexor) o de-
selectora (de-multiplexor).

Su diagrama como multiplexor es dado en el dibujo que sigue, donde hemos

llamado con q al número de canales y p al número de entradas de selección —
combinaciones que los seleccionarán. Se cumplirá entonces que

2p=q
Diseño de Redes Combinacionales con Multiplexor

Es útil el diseño de esta manera y no en forma discreta porque se ahorran

muchas compuertas y complicaciones en las plaquetas diseñadas, pero claro
deberá estar, que las mismas en su densidad ya se encuentran igual dentro de
la sofisticación integrada por el fabricante dentro del multiplexor.

Supongamos como dato tener una función cualquiera F(A,B,C) (elegida al azar)
como muestra la tabla siguiente que diseñaremos.
Primeramente elegimos un multiplexor de la mayor cantidad de canales
posibles pues esto minimizará las compuertas adicionales. Supongamos que
hemos obtenido uno de 2 selecciones (p = 2) que para este ejemplo bastará.
Seguidamente armamos la tabla como sigue y luego simplificamos su resultado
por Veich-Karnaugh.

BIBLIOGRAFIA

http://galeon.hispavista.com/edigi/flipflop.htm

http://jlucas.home.cern