TECNOLOGA DE COMPUTADORES (GRUPO A) (Ingeniera Informtica)

TEST - 15/01/2007
El valor del test es de 5 puntos. Una pregunta de test incorrecta anula una correcta.

1. El resultado de la digitalizacin de una seal analgica, es una secuencia de palabras cdigo que
representa las amplitudes de las muestras, de dicha seal, tomadas a intervalos regulares de
tiempo.
2. La siguiente igualdad es falsa: (010010)CD x (0100)CD = (001001000)CD .
3. La siguiente igualdad es cierta : (011)CU (11110)CD + (1101)SM = (1111)CU .
4. La siguiente igualdad es falsa: (01110)CU / (010)CU = (0111)CU .
5. La siguiente igualdad es cierta : (1101)SM + (0011)CU (1110)CD = (0000)SM .
6. Se cumple que: 0110.01102 = 6.616 = 6.38
7. Segn la norma IEEE-754 para la representacin de nmeros binarios de 32 dgitos en coma
flotante, el nmero decimal 7.25 tiene la siguiente representacin: 0 10000001
11010000000000000000000
8. Un cdigo cclico siempre es continuo.
9. La condicin necesaria y suficiente para que un determinado cdigo permita la correccin de
errores en N-1 bits es que su distancia sea como mnimo N+1.
10. La informacin aportada por una palabra cdigo de 4 dgitos hexadecimales equiprobables es: 16
bits.
11. Se cumple que : f(d,c,b,a) = 4(1,2,5,9,12) + (10,14,15) = 4(0,3,4,6,7,8,11) (10,14,15).
12. Se cumple que: f(d,c,b,a) = 4(0,2,4,6,8) + (10,11,12,13,14) =
(5,4,3,2,1,0).

4(14,12,10,8,6)

13. Se cumple que: 4(1,2,4,7) + (9,10,12,15) = 4(1,2,4,7,9,12,15) (0,3,5,6).

14. La siguiente igualdad es cierta: ((W+Y)*(W+X+Y+Z)) = WY
15. Se cumple que : ca + dc +
4(0,2,5,6,7,8,13,15) .
16. El trmino CA es un
4(1,3,4,5,6,9,11,12,13,14)

ca es una expresin mnima de la funcin f(d,c,b,a) =

implicado

primo

esencial

de

la

funcin

f(d,c,b,a)

17. En cualquier familia lgica se cumple que: |VOHmn VOLmx| |VIHmin VILmx|
18. Las familias lgicas que presentan un bajo consumo por puerta no son adecuadas para la
fabricacin de circuitos integrados de muy alta escala de integracin.
19. Cuando se asocian dos codificadores con prioridad, el bloque ms prioritario es el que recibe la
entrada de habilitacin (EI) de la salida de habilitacin (EO) del otro.
20. En un codificador con prioridad, GSy EO no pueden alcanzar el mismo nivel lgico.
21. Sea un decodificador binario natural de 3 a 8 con salidas activas a nivel bajo. En la salida DI est
implementado el maxitrmino M7-I.
22. Sea un decodificador binario natural de 3 a 8 con salidas (D0, D1, D2, ...,D6,D7) activas a nivel
alto. Se cumple que : (D0 + D3 + D5 + D7)= 3(1,2,4,6).
23. Se puede implementar un sumador total con un decodificador 3:8 de salidas activas a nivel bajo,
y dos puertas AND del nmero de entradas necesarias.
24. El circuito lgico, a nivel de puertas, de un decodificador coincide con el de un multiplexor.
25. Utilizando 3 inversores, 8 puertas AND de 4 entradas y una puerta OR de 8 entradas, se puede
implementar un multiplexor de 8 canales.
26. Utilizando nicamente 20 multiplexores de 4 canales simples, se puede implementar un
multiplexor de 16 canales de 4 dgitos cada uno.

27. Con un comparador de 8 bits y sin circuitera adicional, se pueden comparar nmeros
codificados en complemento a dos comprendidos entre -256 y 255.
28. Se puede construir un sumador total con dos puertas OR-Exclusiva de dos entradas y tres puertas
NAND de dos entradas.
29. Las salidas de grupo generador G(3-0) y grupo propagador P(3-0) de un sumador con acarreo
anticipado de 4 bits son independientes del acarreo de entrada C0.
30. En un sumador con acarreo interno anticipado los trminos Pi y Gi no slo dependen de Ai y Bi .
31. En un sumador paralelo constituido por bloques con acarreo interno anticipado asociados con un
LAC externo, el tiempo necesario para la suma es independiente del nmero de bloques, pero
depende del tamao de cada bloque.
32. Dos sistemas secuenciales con distinto nmero de estados tienen siempre distinto nmero de
variables de estado.
33. En un sistema secuencial sncrono, el nmero de estados es menor o igual que 2n , siendo n el
nmero de variables de estado.
34. En un sistema secuencial con n variables de entrada, desde cada estado, se pueden producir un
mximo de 2n-1 transiciones de estado.
35. Los biestables con sincronismo maestro-esclavo, independientemente de la lgica de disparo,
eliminan el problema de la captacin de unos.
36. No hay diferencia entre el cronograma de un biestable D sincronizado por flanco de bajada y el
de un biestable D maestro-esclavo, cuyo maestro capta por nivel bajo.
37. En todos los biestables el prximo estado depende del estado actual y de las entradas de la lgica
de disparo.
38. La ecuacin del biestable JK es: Qt+1 = QtJ + QtK
39. En un biestable RS con sincronismo por nivel, la combinacin prohibida de la lgica de disparo,
mantenida hasta que desaparece el nivel activo de la seal de reloj, da lugar a una
indeterminacin en la salida del biestable.
40. En un biestable con sincronismo por flanco, la lgica de disparo debe permanecer estable THOLD
segundos antes del flanco y TSETUP segundos despus del flanco.
41. En los contadores sncronos nunca se pueden producir cuentas transitorias indeseadas entre dos
cuentas vlidas.
42. En los contadores asncronos la frecuencia mxima de funcionamiento es directamente
proporcional al nmero de biestables.
43. Los registros de desplazamiento se implementan con biestables con sincronismo por flanco puro.
44. En una memoria dinmica, la aplicacin de una direccin de fila provoca que todas las celdas de
la fila correspondiente se lean y se restauren (refresquen).
45. Las memorias estticas no pierden su contenido al desaparecer la alimentacin.
46. La extensin de la longitud de palabra utilizando memorias de longitud de palabra menor, se
basa en la utilizacin de las patillas CS (Chip Select) que permite la seleccin en cada instante de
slo uno de los mdulos de memoria.
47. Para obtener un sistema de memoria de tamao 2048 x 8 a partir de bloques de tamao 256 x 4
son precisos 32 bloques.
48. Una memoria de acceso aleatorio de dimensin N x W, con organizacin 3D, utilizar dos
decodificadores de N1 y N2 salidas, cumplindose que N = N1 x N2.
49. En una memoria EEPROM no se pueden borrar palabras de forma selectiva.
50. Con una memoria PROM de 2m x n bits se puede implementar cualquier sistema combinacional
con n funciones de m variables.

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(Ingeniera Informtica - GRUPO A) - 15/01/2007
PROBLEMAS

PROBLEMA 1
Disear un sumador totalmente paralelo de 18 bits, utilizando
sumadores de dos bits con acarreo anticipado y unidades LAC de tres
(2 puntos)
bits.

PROBLEMA 2
Disear, utilizando biestables T, un contador sncrono, con salida en
binario natural, que cuente segn la secuencia:
0, 3, 6, 9, 12, 15, 12, 9, 6, 3,....

(2 puntos)

PROBLEMA 3
Disear un sistema de memoria de tamao 768 x 12 bits, a partir de
CI de memorias de 256 x 4 bits con entrada de seleccin de chip (CE) y
de lectura/escritura (R/W).
(1 punto)