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Practica 5
Practica 5
OBJETIVOS
El objetivo de esta prctica es el diseo e implantacin de un sumador combinacional de 3
bits empleando tres sumadores de 1 bit con acarreo (ver Figura 1), formados nicamente con
puertas lgicas.
Al finalizar la prctica el alumno ha de ser capaz de:
Disear circuitos combinacionales,
Dividir un diseo complejo en bloques ms pequeos,
Reutilizar componentes de otros diseos.
MATERIAL
Ordenador personal con Quartus II,
Tarjeta de desarrollo de lgica programable DE1 de Altera.
DURACIN
1 sesin.
TRABAJO PREVIO
Leer el enunciado de la prctica y realizar el diseo de un sumador combinacional de un bit.
INTRODUCCIN
2
Prctica 5
Antes de comenzar a trabajar, crear el directorio de trabajo para la prctica de esta sesin.
DESARROLLO PRCTICO
DISEO
Dibuje el esquema del sumador de 1 bit en una ventana de diseo de Quartus II y gurdelo
con el nombre Sum1bit.bdf. A continuacin, dibuje el esquema de la Figura 1, gurdelo
con el nombre Sumador.bdf y declrelo como proyecto.
Asigne las patillas de la FPGA indicadas en la Tabla 1 a las entradas y salidas del circuito.
Consulte para ello el manual de usuario de la tarjeta de lgica programable (Altera DE1
Board).1
3
Prctica 5
Seal
Tipo Patilla FPGA Componente
A2 Entrada
SW[9]
A1 Entrada
SW[8]
A0 Entrada
SW[7]
B2 Entrada
SW[2]
B1 Entrada
SW[1]
B0 Entrada
SW[0]
C3
Salida
LEDG[3]
S2
Salida
LEDG[2]
S1
Salida
LEDG[1]
S0
Salida
LEDG[0]
Tabla 1. Asignacin de patillas de la FPGA a las seales del circuito.