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Sparc. Procesadores
Sparc. Procesadores
Qu es un procesador CMT?
uno de los cuales puede trabajar con 4 threads, lo que hacen un total de 32
threads en ejecucin. Presenta dos inconvenientes, el primero es que todos
los cores comparte una nica unidad de coma flotante lo que puede suponer
un problema para entornos cientficos o aplicaciones que hagan uso de este
tipo de operaciones. El segundo inconveniente es que el procesador US T1,
nicamente est montado en mquinas monoprocesadoras, esto nos obliga a
que el crecimiento de la infraestructura sea nicamente en horizontal.
UltraSPARC T2
Cores
8
Threads/core 8
FPU
1:1
L1 inst.
16KB
L1 datos
8KB
L2
4MB, 16-way
L3
NA
i-TLB
64 FA
d-TLB
128 FA
Cada grupo de hilos tiene su propio ALU privada, que tambin se utiliza tanto
para la generacin de direcciones y ms clculo. Casi todas las instrucciones
que se emiten directamente a la ALU, pero las operaciones de punto flotante y
la memoria fluirn a travs de sus respectivas unidades de ejecucin. Cada
uno comparte un solo ncleo y una FPU LSU entre los 8 hilos. La FPU es
alimentada por un banco de registros de 64 bits 256 de entrada, con 32
registros por hilo.
El SPU es un coprocesador criptogrfico que opera a la frecuencia del ncleo
completo. El SPU maneja algoritmos criptogrficos comunes tales como SHA,
MD5, AES, DES, etc Contiene una unidad aritmtica modular (MAU), una
unidad de cifrado y un motor DMA para acceder a la memoria. El MAU
comparte multiplicador de la FPU y se utiliza para RSA y clculos de la curva
binarios y enteros modulares polinomicos elpticos. La MAU utiliza una entrada
160 bloc de 64 bits que pueden sostener dos lecturas y una escritura por ciclo
para el almacenamiento. El ancho de banda de la unidad y el hash cifrado se
ha diseado para que coincida con 10 controladores Ethernet Gigabit duales de
Niagara II, lo que permite "libre de cifrado".
El T2 centra el paralelismo a nivel de la memoria, la parte ms importante es el
subsistema de memoria, sobre todo la unidad de carga Store (LSU), cach
L1D, la cach L2 y la memoria principal. Niagara II mantiene hasta 4 tablas de
pginas, cada una de ellas el apoyo a 8K, 64KB, 4 MB o 256 MB de pginas,
todo lo cual puede ser almacenado en cach por el ITLB y DTLB. Traduccin
de direcciones de memoria para la LSU es manejado por la entrada 128, por
tanto la instruccin y la TLB de datos son accesibles en la pgina de hardware
tabla walker, que es otra nueva adicin a la microarquitectura de T2. La tabla
de la pgina andador puede buscar las 4 tablas de pginas en tres modos
diferentes; secuencialmente, en paralelo, o de acuerdo con una prediccin
basada en la direccin virtual de los datos solicitados.