Documentos de Académico
Documentos de Profesional
Documentos de Cultura
Estados
Estados
Captulo 12
0
1
B/0 C/1
C/0 A/1
D/1 B/0
C/0 A/1
19-01-2010
Sistemas Digitales
Se observa que los renglones asociados a B y D son iguales. Iguales estados prximos e iguales
salidas. Por lo tanto B y D son equivalentes. Si se considera a D redundante se tendr:
Estado/Entrada
A
B
C
0
B/0
C/0
B/1
1
C/1
A/1
B/0
19-01-2010
1/1
1/1
0/1
0/0
1/0
x0 A B C D
0 0 0 1 0
1 1 1 0 1
z0
0/0
Figura 12.3. Diagrama de estados Ejemplo 12.1
Las secuencia de salida, respecto a la de entrada, para los estados A, B y D, son iguales; no as
para el estado C. Lo cual muestra que C no puede ser equivalente con A, B o D. Esto justifica la
formacin de la particin P1. Entonces C no es 1-equivalente con A, B o D.
La siguiente tabla muestra la secuencia de salida (z0z1) para una entrada de una secuencia de dos
bits (x0x1), partiendo de cada uno de los estados. Por ejemplo, estando inicialmente en A, si llega
la secuencia de entrada 10, en la salida se tiene la secuencia 11, y se recorren los estados C y D.
19-01-2010
Sistemas Digitales
x0x1
00
01
10
11
A
00
01
11
10
B C
01 10
00 11
10 00
11 01
z0z1
D
01
00
10
11
B D
010 010
000 000
100 100
111 111
011 011
001 001
101 101
110 110
z0z1z2
19-01-2010
Ejemplo 12.2.
Se tiene la siguiente matriz de transiciones:
Estado/Entrada
A
B
C
D
E
0
C/1
C/1
B/1
D/0
E/0
1
B/0
E/0
E/0
B/1
A/1
19-01-2010
Sistemas Digitales
Ejemplo 12.3.
Estado/Entrada
A
B
C
D
E
F
0
E/0
F/0
E/0
F/0
C/0
B/0
1
D/1
D/0
B/1
B/0
F/1
C/0
0
b/0
d/0
f/0
h/0
j/0
l/0
n/0
a/0
a/0
a/0
a/0
a/0
1
c/0
e/0
g/0
i/0
k/0
m/0
o/0
a/0
a/0
a/0
a/0
a/0
19-01-2010
a/1
a/1
a/1
7
a/1
a/1
a/1
19-01-2010
Sistemas Digitales
Estado/Entrada
a
b
c
d
f
g
h
m
0
b/0
d/0
f/0
h/0
h/0
m/0
a/0
a/1
1
c/0
d/0
g/0
h/0
m/0
m/0
a/0
a/1
1/0
0/
0
b
c
0/0
/0
/0
/0
/0
1/0
d
c
1/0
g
/0
0/0
h
/0
m
h
/1
19-01-2010
los siguientes pares son equivalentes: (S0, S1), (S1, S3), (S2, S2) (S3, S4). Esto puede verificarse
observando el primer y tercer rengln, para las diferentes combinaciones de las entradas. Ntese
que se podran no escribir los pares formados por un solo estado.
Luego en las celdas que tienen pares marcados, se descartan aquellas cuyos pares ya estn
marcados como no equivalentes. Por ejemplo, la celda de la primera columna y segundo rengln
se descarta por tener como condicin el par (S0, S1), que ya se conoce que no pueden ser
equivalentes.
Observando las casillas no marcadas se concluye que los pares (S3, S5) y (S0, S4) deben ser
estados equivalentes.
S1
S2
S0,S1
S1,S3
S2,S2
S3,S4
S0,S1
S3,S0
S1,S4
S4,S5
S3
S4
S0,S0
S1,S1
S2,S2
S3,S5
S1,S0
S3,S1
S2,S2
S4,S5
S0,S1
S3,S4
S1,S0
S4,S5
S5
S0
S1
S1,S1
S0,S4
S4,S0
S5,S5
S2
S3
S4
19-01-2010
10
Sistemas Digitales
Estado presente
S0
S1
S2
S3
Entradas x1 x0
Salida
00 01 10 11
z
S0 S1 S2 S3
1
S0 S3 S1 S0
0
S1 S3 S2 S0
1
S1 S0 S0 S3
0
Prximo estado
2m
2m
19-01-2010
11
ae
2m !
2m e !
Si se tienen 4 estados lgicos A, B, C y D, se requieren dos flip-flops. Con dos flip-flops pueden
establecerse 4 estados binarios: 00, 01, 10, 11. El nombre binario de A, puede ser escogido de 4
formas, el de B de tres formas, el de C de dos formas y el ltimo de una sola forma. Esto produce
24 formas de asignar estados, empleando dos flip-flops.
No todas estas asignaciones implican ecuaciones lgicas diferentes.
a) consideremos dos asignaciones binarias que tengan una variable complementada:
asignacin 1: 01001001
asignacin 2: 01011001
Cualquier funcin de prximo estado, puede expresarse usando la asignacin 1 segn:
f(a,b,c,d,e,f,g,h)
entonces la misma funcin, empleando la asignacin 2 se puede expresar segn:
f(a,b,c,d',e,f,g,h)
Es decir, las funciones tendrn estructura similar, salvo la complementacin de una variable. Y
como en los flip-flops y PLDs se dispone de las variables y sus complementos, las dos
asignaciones en discusin llevarn a implementaciones de igual costo.
Con dos variables a y b, se tienen las siguientes formas: ab, a'b, ab' a'b'. En general m variables
pueden ser complementarse de 2m formas. Entonces, aplicando el principio inverso de la
multiplicacin de las tareas, el nmero de asignaciones se reduce en el factor 2m.
b) consideremos un intercambio de columnas, para una determinada asignacin:
19-01-2010
12
Sistemas Digitales
estado 1
estado 2
estado 3
...
...
...
estado e
...
...
...
...
...
...
...
...
...
...
...
...
aeu
2m !
2m e ! 2m m !
Si bien aeu es mucho menor que ae, el crecimiento es importante a medida que aumenta e.
La siguiente tabla ilustra lo anterior:
e
m
2
3
4
5
6
7
ae
1
2
2
3
3
3
1
24
24
6.720
20.160
40.320
aeu
1
3
3
140
420
840
19-01-2010
13
Puede comprobarse que un conjunto de nombres nicos que pueden llevar a implementaciones
diferentes son, para e = 4:
Nombre lgico
A
B
C
D
asig. 1
00
01
11
10
asig. 2
00
11
01
10
asig. 3
00
10
01
11
10 11 12 13 14 15 16 17 18 19 20 21 22 23 24
A
B
C
D
00
01
11
10
00
10
11
01
10
11
01
00
01
00
10
11
11
10
00
01
10
00
01
11
01
11
10
00
11
01
00
10
00
11
01
10
00
11
10
01
10
01
11
00
01
10
00
11
11
00
10
01
10
01
00
11
01
10
11
00
11
00
01
10
00
10
01
11
00
01
10
11
10
00
11
01
01
11
00
10
11
01
10
00
10
11
00
01
01
00
11
10
11
10
01
00
19-01-2010
14
Sistemas Digitales
18 1
17 2
10 4
23 12 15 7
20 6
19 14 11 22 3
16 13 8
21 5
24
A
B
C
D
00
01
10
11
00
10
01
11
00
11
01
10
00
11
10
01
01
00
11
10
01
11
00
10
10
00
11
01
11
00
01
10
11
01
10
00
11
10
01
00
00
01
11
10
00
10
11
01
01
00
10
11
01
10
00
11
01
10
11
00
01
11
10
00
10
00
01
11
10
01
00
11
10
01
11
00
10
11
00
01
10
11
01
00
11
00
10
01
11
01
00
10
11
10
00
01
0
B/0
C/0
D/0
A/1
G/0
A/0
F/0
1
E/0
G/0
F/0
A/0
C/0
A/1
D/0
19-01-2010
15
Considerando un inversor para formar x'. Pueden contarse 18 entradas a compuertas. Y 8 chips
convencionales SSI.
Para la asignacin 2, se obtienen:
J1 = xy3' + xy2' ; K1 = x + y3 ; J2 = y1y3' + y1'y3 ; K2 = x'y1 + xy1' +y3
J3 = x'y1' + y2; K3 = 1; z = xy1y3 + x'y2y3
Se tienen 34 entradas y se requieren 16 chips SSI.
El ejemplo ilustra que no todas las asignaciones conducen a redes combinacionales de bajo costo.
La asignacin 2 resulta bastante ms costosa que la asignacin 1.
12.4.2. Estrategias de asignacin.
Si la codificacin conduce a un mnimo nmero de flip-flops las funciones combinacionales de
prximo estado resultan complejas. Esta asignacin resulta adecuada cuando la implementacin
se realiza mediante CPLD.
La codificacin one-hot emplea un flip-flop por estado, de este modo el diseo de las funciones
combinacionales de prximo estado resultan ms sencillas. Esta forma de codificacin presenta
ventajas cuando se implementa en FPGA, dispositivos que tienen bastantes flip-flops y
generadores de funciones de ancho limitado. Por ejemplo para tres estados, los cdigos binarios
seran: 001, 010, 100.
En la codificacin de contadores, pueden asociarse los estados a las salidas del dispositivo,
haciendo innecesarias las redes combinacionales de salida.
Debido a que no existen algoritmos polinomiales para enfrentar este problema se han desarrollado
algunas heursticas.
19-01-2010
16
Sistemas Digitales
Estado/Entradas
Si
....
Sj
xi
S
xj
Si
Sj
xi
xi
Est. Prximo
xi
Si
xj
Sj
xi
xj
Est. Prximo
Si
Sj
19-01-2010
xi
S1/z
17
xj
S2/z
Est. Prximo/Salidas
Si
Sj
xi/z
xi/z
S1
S2
x1x0=01
S1=010
S2=011
101/0
101/0
Q2+,Q1+,Q0+/z
19-01-2010
18
Sistemas Digitales
Observamos que siempre se cancelar una de las variables de estado en las expresiones para los
estados prximos. Q0 en el caso del ejemplo.
En la siguiente matriz de transiciones, segn la segunda regla, debemos asignar los estados S1 y
S2 como adyacentes. Esto debido a que son estados prximos de un mismo estado S, para
entradas adyacentes. Si asignamos S1= 101 y S2= 100, tendremos, asumiendo que S tiene cdigo
binario 010:
Q2Q1Q0
x1x0=01
x1x0=11
S=010
S1=101/0
S2=100/1
Q2+,Q1+,Q0+/z
Figura 12.18b. Regla de prioridad media.
Con lo cual se logra, agrupando solamente los unos que se indican en el diagrama, para las
funciones de prximo estado:
Q2+= Q2Q1Q0(x1x0+x1x0) = Q2Q1Q0(x0)
Q0+= Q2Q1Q0(x1x0)
Observamos que en todos los casos, menos uno, se cancelar una variable de entrada en las
expresiones para los estados prximos. En el caso del ejemplo, la expresin para Q0+ contendr
las dos variables de entrada; la expresin de Q2+ no contendr a la variable x1.
De los dos casos particulares anteriores, puede concluirse que la regla de alta prioridad producir
mayor minimizacin que la regla de prioridad media. Razn por la cual se les da estos nombres.
Ejemplo 12.6.
Asignar estados para la siguiente matriz de transiciones:
Estado/Entrada
A
B
C
D
0
C/0
C/0
B/0
A/1
1
D/0
A/0
D/0
B/1
19-01-2010
19
x = 1.
x = 1.
x = 1.
x = 1.
Si se ubican en un mapa los nombres de los estados que deben ser adyacentes, cumpliendo la
primera regla, se tiene:
Q0
Q1
A
0
C
0
1
0
2
B
0
D
0
1
3
0
10/0
10/0
01/0
00/1
1
11/0
00/0
11/0
01/1
19-01-2010
20
Sistemas Digitales
Estado Actual
Q1Q0
00
01
11
10
x
0
1
10/0 11/0
10/0 00/0
00/1 01/1
01/0 11/0
Q1+Q0+/z
asig. 1
00
01
10
11
asig. 2
00
11
10
01
asig. 3
00
10
11
01
0
10/0
10/0
11/0
00/1
1
01/0
00/0
01/0
11/1
19-01-2010
21
0
10/0
00/1
10/0
11/0
1
01/0
11/1
00/0
01/0
0
11/0
11/0
10/0
00/1
1
01/0
00/0
01/0
10/1
19-01-2010
22
Sistemas Digitales
Q3Q2Q1Q0
A=0001
B=0010
C=0100
D=1000
x
0
1
0100/0 1000/0
0100/0 0001/0
0010/0 1000/0
0001/1 0010/1
Q3+Q2+Q1+Q0+/z
Q3Q2
00
Q1Q0
00
01
11
10
01
1
1
11
4
Q3Q2
00
Q1Q0
10
8
00
01
11
10
Q3+ x=1
01
11
4
10
8
Q2+ x=0
19-01-2010
23
Con un poco de prctica, pueden escribirse directamente los resultados a partir de la tabla de
transiciones de la Figura 12.26a.
Ejemplo 12.7.
Asignar estados para un reconocedor de secuencias de largo de tres bits, que tenga salida 1
cuando se tienen en la entrada las secuencias: 010 y 110; y salida cero en el resto de los casos. La
seal externa reset debe llevar la mquina al estado inicial.
Una vez eliminados los estados equivalentes, se obtiene la siguiente matriz de transiciones, con
E0 como el estado inicial:
Estado/Entrada
E0
E1
E2
E3
0
E1/0
E2/0
E0/0
E0/1
1
E1/0
E3/0
E0/0
E0/0
19-01-2010
24
Sistemas Digitales
Q0
Q1
E0
0
E1
0
Q0
Q1
1
0
2
E2
0
E3
0
E0
0
E1
0
Q0
Q1
1
0
E3
0
E2
0
E0
0
E2
0
Asignacin 2
Asignacin 1
1
0
2
E1
0
E3
0
Asignacin 3
Q0
Q1
E0
0
E3
0
1
0
2
E1
0
E2
0
1
3
Asignacin 4
Figura 12.29. Asignacin 2 con intercambio de columna.
En resumen cualquiera de las asignaciones 1 a 4 puede ser una eleccin razonable, ya que
cumplen con las dos primeras reglas: tener E2 adyacente con E3, y el mximo posible de
cumplimiento de la tercera regla.
19-01-2010
25
Ejemplo 12.8.
Reconocedor de secuencias de largo 4. Salida uno cuando llegan: 0110 y 1010; salida cero en el
resto de los casos. El comando externo reset, debe llevar al estado inicial.
El diagrama reducido de estados es el siguiente:
Estado/Entrada
E0
E1
E2
E3
E4
E5
E6
0
E1/0
E3/0
E4/0
E5/0
E5/0
E0/0
E0/1
1
E2/0
E4/0
E3/0
E5/0
E6/0
E0/0
E0/0
Q2Q1
00
Q0
01
11
0 E0
E3
E6
1 E1
E4
E5
10
E2
19-01-2010
26
Sistemas Digitales
Q2Q1Q0
000
001
101
010
011
111
110
100
x=0
001/0
010/0
011/0
111/0
111/0
000/0
000/1
x=1
101/0
011/0
010/0
111/0
110/0
000/0
000/0
Q2+,Q1+,Q0+/z
Figura 12.32. Matriz de transiciones con asignacin de estados de Figura 12.31.
Escribiendo un mapa, se logra:
Q0x
Q2Q1
00
01
0
11
10
12
13
15
11
01 1010
1110 0000
11 0110 1100
2
10 0100 1110
0000 0100
14
10
0000 0110
Q2+,Q1+,Q0+,z
Figura 12.33. Mapa de Karnaugh de Figura 12.32.
Que permite obtener:
Q2+ = Q2'Q1+Q2'Q0'x ; Q1+ = Q2'Q1+Q2'Q0+Q1'Q0 ;
Q0+ = Q2'Q0' +Q2'Q1'x+Q2'Q1x'+Q2Q1'x'; z = Q2Q0'x'
19-01-2010
27
Problemas resueltos.
Problema 12.1.
Estado Inicial
a
0/0
1/0
c
b
0/0
d
0/0
0/0
1/0
e
1/0
0/0
1/0
g
f
1/1
0/1
1/0
0/0
1/0
19-01-2010
28
Sistemas Digitales
a
b
c
d
e
f
x=0
b/0
d/0
f/0
a/0
a/0
a/1
Q2Q1
00
Q0
x=1
c/0
e/0
d/0
a/0
a/1
a/0
01
0
11
2
d
1
10
6
e
3
a
b
c
d
e
f
Q2Q1Q0
000
001
011
010
110
111
100
101
x=0
x=1
001/0 011/0
010/0 110/0
111/0 010/0
000/0 000/0
000/0 000/1
000/1 000/0
/
/
/
/
Q2+Q1+Q0+/z
19-01-2010
29
d) Formando un mapa
Q2Q1
00
Q0x
00
001/0
01
011/0
11
110/0
10
010/0
01
0
1
3
2
11
000/0
000/0
010/0
111/0
4
5
7
6
12
000/0
10
8
13
000/1
15
000/0
9
/
11
14
000/1
10
/
Q2+Q1+Q0+/z
Figura P12.4. Mapa de matriz de transiciones Problema 12.1.
Se obtienen:
Q2+ = D2 = Q1Q0x +Q2Q1Q0x
Q1+ = D1 = Q2Q0 + Q1x
Q0+ = D0 = Q1Q0+ Q2Q1Q0x
z
= Q2Q0x + Q2Q0x
e) Usando un registro de desplazamiento con dos flip-flops.
Es necesario agregar un contador mdulo tres.
Se tiene:
Secuencia
Contador
Qa
Qb
Registro Q1
Q0
Entrada
0
0
0
0
0
0
x0
1
1
1
0
x0
0
x1
2
2
0
1
x1
x0
x2
3
0
0
0
x2
x1
x3
4
1
1
0
x3
x2
x4
5
2
0
1
x4
x3
x5
6
0
0
0
x5
x4
x6
7
1
1
0
x6
x5
x7
19-01-2010
30
Sistemas Digitales
Despus del primer canto, el valor x0 pasa al primer flip-flop del registro.
Cuando la cuenta es dos, en la entrada se tiene x2, en Q1 se tiene x1 y en Q0 se tiene x0. Ms
adelante se tiene en la entrada x5, en Q1 se tiene x4 y en Q0 se tiene x3.
Entonces:
Ha llegado la secuencia 011 se logra con Q0Q1x
Ha llegado la secuencia 100 se logra con Q0Q1x
Ha llegado la secuencia 011 o la secuencia 100 en la cuenta dos del contador, se logra con:
z = (Q0Q1x + Q0Q1x)QbQa
El diseo del contador mdulo tres, queda especificado por la siguiente tabla.
QbQa
00
01
10
11
01
10
00
Qb+Qa+
D1
Q1
D0
Q0
0
0
0
0
0
0
0
x0
1
1
1
0
x0
0
0
x1
2
2
0
1
x1
x0
0
x2
3
0
0
0
x2
x1
x0
x3
4
1
1
0
x3
x2
x1
x4
5
2
0
1
x4
x3
x2
x5
6
0
0
0
x5
x4
x3
x6
7
1
1
0
x6
x5
x4
x7
19-01-2010
31
D2
Q2
D1
Q1
D0
Q0
Q0
D0
Q0
0
1
11 01
01 11
00 10
01 00
Q1+Q0+
0
1
0
1
x
Estado 0
1
A=00 C B
B=01 B C
C=11 A D
D=10 B A
Estado +
0
1
0
1
z
19-01-2010
32
Sistemas Digitales
b) P1 = {A, C}, {B, D}
Sucesores 0 de AC = CA, Sucesores 1 de AC = BD
Sucesores 0 de BD = BB, Sucesores 1 de BD = CA
Entonces P2 = P1, y se tiene que A es equivalente a C; y que B es equivalente a D.
Estado
A=0
B=1
0
1
A
B
B
A
Estado +
0
1
1
0
A/0
B/1
Q
D
Q
0
1
0
0
1
z
1
1
0
0
1
Q+
Figura P12.13. Diseo basado en flip-flop D. Problema 12.2.
Observacin. La salida genera el bit de paridad de la secuencia de entrada. La salida es uno si
en la secuencia se tiene un nmero impar de unos.
Con tipo JK: Se tiene xQ +xQ = JQ +KQ con lo que se obtiene: J = x; K = x
J Q
K Q
19-01-2010
Estado
E0
E1
E2
E3
E4
E5
E6
x=0
E1/0
E3/0
E5/0
E0/0
E0/0
E0/0
E0/0
x=1
E2/0
E4/0
E6/0
E0/1
E0/0
E0/1
E0/0
V
V
V
V
V
V
V
33
F
F
F
F
F
F
F
19-01-2010
34
Sistemas Digitales
Problema 12.4.
Se tiene el siguiente diagrama de estados y algunas asignaciones de estados.
Estado
A
B
C
D
x=0
A/0
D/1
B/1
A/0
x=1
C/0
B/1
D/1
D/0
Estado
A
B
C
D
Asig.1
00
10
11
01
Asig.2
00
01
11
10
Asig. 3
00
01
10
11
F
F
F
F
F
F
F
F
Mayor Prioridad: Estados con estados prximos iguales para igual entrada.
Mediana Prioridad: Prximos Estados para entradas adyacentes
Baja Prioridad:
Estados con Iguales salidas para igual entrada.
Solucin:
Mayor prioridad:
A adyacente con D, ya que con entrada 0 van al estado A.
C adyacente con D, ya que con entrada 1 van al estado D.
Mediana prioridad:
A adyacente con C, ya que son estados prximos de A, para entrada 0 y 1 respectivamente.
D adyacente con B, ya que son estados prximos de B, para entrada 0 y 1 respectivamente.
B adyacente con D, ya que son estados prximos de C, para entrada 0 y 1 respectivamente.
A adyacente con D, ya que son estados prximos de D, para entrada 0 y 1 respectivamente.
Baja Prioridad.
B adyacente con C, ya que tienen salida 1 para entrada 0 y 1.
A adyacente con D, ya que tienen salida 0 para entrada 0 y 1.
19-01-2010
Q0
Q1
0
0
A
0
B
0
Q0
Q1
D
0
2
A
0
D
0
Asig. 1
Q0
1
0
C
0
35
Q1
B
0
2
A
0
C
0
C
0
Asig. 2
1
0
B
0
2
D
0
Asig. 3
19-01-2010
36
Sistemas Digitales
ndice general.
CAPTULO 12 .............................................................................................................................................. 1
EQUIVALENCIA Y ASIGNACIN DE ESTADOS. ............................................................................... 1
12.1. ESTADOS EQUIVALENTES. .................................................................................................................. 1
12.2 MTODO DE REDUCCIN DE ESTADOS POR INSPECCIN. .................................................................... 1
12.3. REDUCCIN DE ESTADOS EN MQUINAS COMPLETAMENTE ESPECIFICADAS. ...................................... 2
12.3.1. Mtodo de Reduccin de Moore. Mtodo de las Particiones. .................................................... 2
Ejemplo 12.1 ....................................................................................................................................................... 3
Algoritmo de las particiones de Moore. .............................................................................................................. 4
Ejemplo 12.2. ...................................................................................................................................................... 5
Ejemplo 12.3. ...................................................................................................................................................... 6
Ejemplo 12.4. ...................................................................................................................................................... 6
19-01-2010
37
ndice de figuras
Figura 12.1. Matriz de transiciones.................................................................................................. 1
Figura 12.2. Matriz de transiciones reducida. .................................................................................. 2
Figura 12.3. Diagrama de estados Ejemplo 12.1 ............................................................................. 3
Figura 12.4. Secuencia de salida para entrada de largo dos. ............................................................ 4
Figura 12.5. Secuencia de salida para entrada de largo tres............................................................. 4
Figura 12.6. Matriz de transiciones ejemplo 12.2. ........................................................................... 5
Figura 12.7. Matriz de transiciones ejemplo 12.3. ........................................................................... 6
Figura 12.8. Matriz de transiciones ejemplo 12.4. ........................................................................... 7
Figura 12.9. Matriz de transiciones reducida y diagrama de estados Ejemplo 12.4. ....................... 8
Figura 12.9a. Matriz de transiciones. ............................................................................................... 8
Figura 12.9b. Tabla de implicaciones. ............................................................................................. 9
Figura 12.9c. Matriz reducida. ....................................................................................................... 10
Figura 12.9d. Salidas con condiciones superfluas. ........................................................................ 10
Figura 12.10. Intercambio de columnas en asignaciones. .............................................................. 12
Figura 12.11. Nmero de asignaciones de estados. ....................................................................... 12
Figura 12.12. Asignaciones de estado nicas para cuatro estados. ................................................ 13
Figura 12.13. Asignaciones de estado posibles para cuatro estados. ............................................. 13
Figura 12.13a. Asignaciones de estado generadas por permutaciones. ......................................... 14
Figura 12.14. Matriz de transiciones ejemplo 12.5. ....................................................................... 14
Figura 12.15. Comparacin entre dos asignaciones. ...................................................................... 14
Figura 12.16. Regla de Alta prioridad............................................................................................ 16
Figura 12.17. Regla de prioridad media. ........................................................................................ 16
Figura 12.18. Regla de prioridad baja. ........................................................................................... 17
Figura 12.18a. Regla de prioridad alta. .......................................................................................... 17
Figura 12.18b. Regla de prioridad media....................................................................................... 18
Figura 12.19. Matriz de transiciones ejemplo 12.6. ....................................................................... 18
Figura 12.20. Asignacin de estados ejemplo 12.6........................................................................ 19
Figura 12.21. Matriz de transiciones con asignacin de estados. ................................................. 19
Figura 12.22. Matriz de transiciones con ordenamiento Gray. ...................................................... 20
Figura 12.23. Asignaciones ptimas para ejemplo 12.6. ............................................................... 20
Figura 12.24. Matriz de transiciones con asignacin 2. ................................................................. 20
Figura 12.25. Matriz de transiciones con asignacin 2, ordenada en Gray.................................... 21
Figura 12.26. Matriz de transiciones con asignacin 3. ................................................................. 21
Figura 12.26a. Asignacin one-hot para ejemplo 12.6. ................................................................. 22
Figura 12.26a. Asignacin one-hot para ejemplo 12.6. ................................................................. 22
Figura 12.27. Matriz de transiciones ejemplo 12.7. ....................................................................... 23
Figura 12.28. Asignaciones ejemplo 12.7. ..................................................................................... 24
Figura 12.29. Asignacin 2 con intercambio de columna. ............................................................. 24
Figura 12.30 Matriz de transiciones reducida ejemplo 12.8 .......................................................... 25
Figura 12.31. Asignacin de estados, aplicando reglas. ................................................................ 25
Figura 12.32. Matriz de transiciones con asignacin de estados de Figura 12.31. ........................ 26
Figura 12.33. Mapa de Karnaugh de Figura 12.32. ....................................................................... 26
Figura P12.1. Diagrama de estados Problema 12.1. ...................................................................... 27
Profesor Leopoldo Silva Bijit
19-01-2010
38
Sistemas Digitales
19-01-2010