UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA SISTEMAS DIGITALES BASICOS COLABORATIVO N 2

TRABAJO COLABORATIVO 2 SISTEMAS DIGITALES BASICOS

Chyrley Yisel Caro Ortiz

UNIVERSIDAD NACINAL ABIERTA Y A DISTANCIA CEAD FUSAGASUGA

Sirly07@hotmail.com Chyrley Yisel Caro Ortiz

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INTRODUCCIN

ACTIVE HDL 5.1 es un software basado en lenguaje VHDL y Verilog que nos permite. Realizar simulaciones de diversos sistemas, es un ambiente completo y totalmente integrado para el diseo y la verificacin de diseos digitales El enfoque de este trabajo es la implementacin de circuitos lgicos digitales en VHDL para efectuar la simulacin de circuitos y consta de siete secciones. En la seccin II se llevar a cabo un anlisis de la estructura general de la codificacin en VHDL, en la seccin III se presenta una metodologa para el modelado de circuitos lgicos digitales, en la seccin IV se presentar la interfaz grfica as como la descripcin y definicin de las caractersticas principales de los asistentes que conforman esta Herramienta de diseo. En la seccin V se darn ejemplos del modelado de circuitos digitales, en la seccin VI se presentarn las opciones de simulacin que integra Active HDL 5.1. Finalmente en la seccin VII se presentan las conclusiones de ste artculo de enfoque didctico.

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VHDL

Aunque VHDL no fue diseado para su implementacin en lenguajes de propsito general, es posible disear algoritmos con este lenguaje, la mayora de su sintaxis deriva del lenguaje Ada VHDL fue diseado para satisfacer numerosas necesidades en el proceso de diseo. Es posible realizar la especificacin de las funciones para los diseos mediante el uso de un lenguaje de programacin pero sobre todo posee la capacidad de simular el diseo antes de su fabricacin, dando as a los fabricantes la posibilidad de comparar alternativas y realizar pruebas correctivas sin el retraso y el costo que implica la construccin de prototipos del hardware El modelado de circuitos en VHDL se basa principalmente en la definicin de arquitecturas que representan a cada una de las estructuras que pueden aplicarse al diseo de circuitos. A partir de esto es posible la declaracin de entidades y sus respectivos componentes para llevar a cabo la simulacin. Para realizar la simulacin en VHDL del diseo de un Circuito se necesita de tres procesos fundamentales: Compilacin, Elaboracin y Simulacin

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Recursos libreras Cdigo fuente VHDL

Comandos de la simulacin Librera activa

Estructura de datos

Compilador (Analizador)

Cdigo

Elaborador Simulacin

Simulador

Intermedio

Salida de la simulacin

VHDL sea sintetizable. Las restricciones se encuentran basadas en dos factores

Los elementos VHDL adecuados para la simulacin no pueden sintetizarse porque no existe un hardware equivalente para su Implementacin. Por ejemplo: Valores iniciales, retrasos de seales, etc. Restricciones basadas en las capacidades de las herramientas de sntesis

Cdigo sintetizable

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Cdigo no sintetizable

A. Anlisis del diseo

El modelado inicia a partir del anlisis del diseo del circuito a simular, siendo sta la fase inicial.

B. Elaboracin

Una vez que se han detectado y corregido los errores en el diseo, entonces se procede a la especificacin del diseo en Active HDL.

C. Simulacin

Al trmino de la fase de elaboracin es posible proceder a ejecutar la simulacin del diseo manipulando las seales de entrada y los tiempos de la simulacin pertinentes para la obtencin de resultados ptimos del modelo.

D. Sntesis

Mediante la aplicacin de una herramienta de sntesis es posible convertir al diseo en una abstraccin de bajo nivel.

E. Implementacin

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Una vez realizadas las pruebas pertinentes, es posible hacer la implementacin del diseo al hardware.

INTERFAZ GRFICA

La interfaz grfica de Active HDL se compone bsicamente de un explorador de diseo, un editor de HDL y una consola, En el explorador de diseo es posible ver el contenido de todas las entidades, tambin se puede generar o agregar archivos de VHDL de manera automtica.

Dentro del editor de HDL es posible hacer modificaciones directamente al cdigo del diseo, y en la consola se puede visualizar un resumen de cada compilacin y/o simulacin. Dentro del editor de HDL es posible hacer modificaciones directamente al cdigo del diseo, y en la consola se puede visualizar un resumen de cada Compilacin y/o simulacin. Active HDL incorpora diferentes herramientas dentro de su barra de mens, tales como: Compilacin ,Ejecucin de Macros, Asistente de Lenguaje, etc., ver

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asistente generador de las entradas/salidas de una entidad

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La generacin del archivo se lleva a cabo automticamente al finalizar el proceso anterior. A partir de esto es necesario agregar el cdigo que determina el comportamiento del circuito dentro del bloque de la arquitectura.

Modelado de un problema mediante una maquina de estados

Una vez que se han diseado las entidades que participan en el diseo del circuito es posible entonces utilizar esta herramienta. BDE se basa en la agregacin de entidades en forma de bloques, de esta manera, permite la interconexin entre ellas de una Manera sencilla. Adems hay que tomar en cuenta que es posible agregar componentes de una misma entidad las veces que sean necesarias.

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En la imagen anterior es posible observar el ejemplo de un diseo utilizando este asistente. Consiste en la unin de dos entidades en un solo diseo, cada entidad con entradas y arquitecturas propias, y a su vez integradas en un solo circuito donde las salidas de una entidad (U1) sirven de entrada a la otra (U2).

Simulacin Una simulacin se lleva a cabo mediante la generacin de un archivo awf en donde se agregan las seales que se observarn en la simulacin, cabe mencionar que es posible asignarles valores iniciales.

Posteriormente se le asigna tiempo a la simulacin y se procede a su ejecucin.

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Ejemplo 1

DESARROLLO DE LA PRCTICA

Se muestra el uso del Active-HDL realizando un programa en VHDL que describa el funcionamiento de una compuerta or-exclusiva (XOR), la figura siguiente muestra el smbolo y tabla de verdad de esta compuerta para recordarla:

Compuerta Ex-Or (XOR)

SE UTLIZO Active- HDL student Edition

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CODIGO Active - HDL -- Declaracin de libreras library IEEE; use IEEE.STD_LOGIC_1164.ALL;

-- Declaracin de la entidad --entity CompuertaXOR is Port ( A,B : in std_logic; -- Se declaran las entradas de la compuerta F : out std_logic -- Se declara la salida ); end CompuertaXOR; -- Declaracin de la arquitectura --architecture Compuerta of CompuertaXOR is begin F <= A XOR B; -- cdigo para la compuerta XOR end simple;

Active-HDL crea automticamente mucho del cdigo anterior usando un asistente (wizard del Active-HDL), prcticamente para este ejemplo, solo se teclea la ecuacin, como se ver en el siguiente video, se muestra tambin como se simula un programa en VHDL.

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Conclusiones

Se present un mtodo sobre el modelado de circuitos lgicos digitales en lenguaje VHDL; un anlisis de un software auxiliar en el diseo de circuitos electrnicos, mediante la introduccin de ejemplos aplicables a cada una de las herramientas grficas de modelado que ofrece Active HDL 5.1. La importancia en el manejo de este software radica en la facilidad de uso y en la capacidad de poder simular circuitos. Esto significa que es posible realizar pruebas y ajustes a un diseo sin la necesidad de invertir en la construccin de prototipos.

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