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Multiplexores y Demultiplexores
1. 2. 3. 4. Circuitos Multiplexores Circuitos Demultiplexores Circuitos Comparadores Circuitos Aritmeticos

CIRCUITOS MULTIPLEXORES Circuitos que envan por un solo canal de salida alguna de las informaciones presentes en varias lineas de salida

N Entradas

S Salidas

N= 2n

D0 D1 a 0 0 0 0 1 1 1 1 D2 D3 D4 D5 D6 D7 b 0 0 1 1 0 0 1 1 c 0 1 0 1 0 1 0 1 s d0 d1 d2 d3 d4 d5 d6 d7

B C

Circuito Multiplexor En Cascada Ejemplo: Hacer un multiplexor de 8 entradas con multiplexores de 4 entradas d0 d1 d2 d3 E1 a b E2 d4 d5 d6 d7 a b S2 C S0 S1

Estudio del multiplexor 74151 con 8 entradas Simbolo Lgico

4 3 2 1 15 14 13 12 11 10 9 7 U? D0 D1 D2 D3 D4 D5 D6 D7 A B C G {Value} W Y 6 5

Diagrama de conexiones Entradas de datos Seleccin de datos Vcc 4 5 6 7 A B C

d4 d3 d2

d5 d1 d0

d6 y

d7 c w

a S

W strobe

Entradas de datos Tabla de verdad C x 0 0 0 0 0 0 0 0 1 1 1 1 1 B x 0 0 0 0 1 1 1 1 0 0 0 0 1 A x 0 0 1 1 0 0 1 1 0 0 1 1 0 strobe d0 1 x 0 0 0 1 0 x 0 x 0 x 0 x 0 x 0 x 0 x 0 x 0 x 0 x 0 x d1

Salidas

d2 x x x 0 1 x x x x x x x x x x x x x x 0 1 x x x x x x x

d3 x x x x x x x 0 1 x x x x x

d4 x x x x x x x x x 0 1 x x x

d5 x x x x x x x x x x x 0 1 x

d6 x x x x x x x x x x x x x 0

d7 x x x x x x x x x x x x x x

y 0 0 1 0 1 0 1 0 1 0 1 0 1 0

w 1 1 0 1 0 1 0 1 0 1 0 1 0 1

1 1 1

1 1 1

0 1 1

0 0 0

x x x

x x x

x x x

x x x

x x x

x x x

1 x x

x 0 1

1 0 1

0 1 0

Conclusiones Como se puede ver en la tabla de la verdad la entrada Strobe est a 0 siempre por lo tanto lo vamos a colocar en 0v del entrenador para ahorrar un interruptor. La W es la negada de la Y, la casa que construye este circuito es la nica que da 2 salidas, todas las otras dan una unia salida de datos, esta opcin te permite ahorrar el tener que poner otro circuito integrado inversor. CIRCUITOS DEMULTIPLEXORES Utilizan la funcin inversa de los demultiplexores. La informacin de la entrada se transmite a la lnea de salida seleccionada mediante las entradas de control. S0 S1 Entrada S2 S3 A B

a 0 0 1 1

b 0 1 0 1

S0 x 0 0 0

S1 0 x 0 0

S2 0 0 x 0

S3 0 0 0 x

Estudio del demultiplexor 74138 con 1 entrada y 8 salidas. Simbolo Lgico Entradas de datos 4 5 bits de control 1 A0 2 A1 3 A2 1 2 3 6

D0

D1

D2

D3

D4

D5

D6

D7

15

14

13

12

11

10

salidas de datos

Diagrama de conexiones 16 Vcc 15 D0 14 D1 13 D2 12 D3 11 D4 D5 10 D6 9

A0 1

A1 2

A2 3

E1 4

E2 5

E3 6

D7 7 8

Tabla de la verdad E1 1 x x 0 0 0 0 0 0 0 0 E2 x 1 x 0 0 0 0 0 0 0 0 E3 x x 0 1 1 1 1 1 1 1 1 A0 x x x 0 1 0 1 0 1 0 1 A1 x x x 0 0 1 1 0 0 1 1 A2 x x x 0 0 0 0 1 1 1 1 D0 1 1 1 0 1 1 1 1 1 1 1 D1 1 1 1 1 0 1 1 1 1 1 1 D2 1 1 1 1 1 0 1 0 0 1 1 D3 1 1 1 1 1 1 0 1 1 1 1 D4 1 1 1 1 1 1 1 0 1 1 1 D5 1 1 1 1 1 1 1 1 0 1 1 D6 1 1 1 1 1 1 1 1 1 0 1 D7 1 1 1 1 1 1 1 1 1 1 0

Conclusiones Este circuito hace la funcin inversa del multiplexor. Dos de sus entradas de datos sn negadas, por lo tanto las conectaremos a la massa de 5v del entrenador para poder conseguir 1.

7447 DECODIFICADOR BCD A 7 SEGMENTS

Circuitos Comparadores Compara 2 combinaciones binarias y nos dice si son iguales o no. a b A=B A B A B 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 1 1 1 0 0 A1 0 0 1 1 A0 0 1 0 1 B1 1 0 0 0 B0 0 1 0 1

A0,1= B1,0 A0,1 B1,0 A0,1 B1,0 A0,1 B1,0

Estudio del circuito comparador 7485 con magnitud de 4 bits Simbolo Lgico

10 12 13 15 11 14 9 1 2 3 4

U? A0 A1 A2 A3 B0 B1 B2 B3 A<B A=B A>B {Value}

A<B A=B A>B

7 6 5

Diagrama de conexiones Entradas de datos 16 Vcc 15 14 13 12 11 10 9

A3 B2 A2 A1 B1 B3 B0 A B A=B A B A B A=B A B

A0

Gnd 1 Entrada de datos 2 3 4 5 6 7 8

Cascada de entradas

Salidas

Tabla de la verdad A3,B3 A2,B2 A1,B1 A3 B3 x x A3 B3 x x A3=B3 A2 B2 x A3=B3 A2 B2 x A3=B3 A2=B2 A1 B1 A3=B3 A2=B2 A1 B1 A3=B3 A2=B2 A1=B1 A3=B3 A2=B2 A1=B1 A3=B3 A2=B2 A1=B1 A3=B3 A2=B2 A1=B1 A3=B3 A2=B2 A1=B1 A3=B3 A2=B2 A1=B1 A3=B3 A2=B2 A1=B1 A3=B3 A2=B2 A1=B1

A0,B0 x x x x x x A0 B0 A0 B0 A0=B0 A0=B0 A0=B0 A0=B0 A0=B0 A0=B0

A B x x x x x x x x 1 0 0 x 1 0

A B x x x x x x x x 0 1 0 x 1 0

A=B x x x x x x x x 0 0 1 1 0 0

A B 1 0 1 0 1 0 1 0 1 0 0 0 0 1

A B 0 1 0 1 0 1 0 1 0 1 0 0 0 1

A=B 0 0 0 0 0 0 0 0 0 0 1 1 0 0

Conclusiones Las 3 salidas de datos se utilizarn ms adelante para hacer el circuito en cascada, donde se conectaran a las entradas del otro circuito. Si nosotros ponemos el A3 ms grande que el B3, en la salida se encender la salida de A3 B3. I asi en cada uno de los casos que se puedan encontrar en funcion de la tabla de la verdad.

Estudio del 7485 en casacada.

siempre a 1 A3 A2 A1 A0 B3 B2 B1 B0 A=B A B A B A=B A B A B

A7 A6 A5 A4 A=B A B A B

B7 B6 B5 B4

A=B

A B

A B

A7 A6 A5 A4 A3 A2 A1 A0

B7 B6 B5 B4 B3 B2 B1 B0

A=B

A B

A B

Circuitos Aritmeticos Son circuitos combinacionales que realizan operaciones matemticas. Suma A 0 0 1 1 Reta A 0 0 1 1 B 0 1 0 1 B 0 1 0 1 s 0 1 0 0 r 0 1 1 0 cy 0 0 0 1 borrow 0 1 0 0

Estudio del circuito 7483, sumador completo binario de 4 bits con arrastre rapido. Simbolo Lgico

10

U? 8 3 1 7 4 A1 A2 A3 A4 B1 B2 B3 B4 C0 {Value} C4 S1 S2 S3 S4

9 6 2 15

11 16 13

14

Diagrama de conexiones 16 B4 15 S4 14 C4 13 12 11 10 9

Cin GND B1

A1 S1

A4 1

S3 2

A3 B3 VCC S2 3 4 5 6

B2 7

A2 8

Tabla de la verdad Entradas Cin=0 A1/A3 B1/B3 A2/A4 B2/B4 0 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 1 1 0 1 1 1 0 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 1 1 0 1 1 S1/S3 0 1 1 0 0 1 1 0 0 1 1 0 0 1 S2/S4 0 0 0 1 1 1 1 0 1 1 1 0 0 0 Salidas C2= 0 Cin=1 C2/C4 0 0 0 0 0 0 0 1 0 0 0 1 1 1 S1/S3 1 0 0 1 1 0 0 1 1 0 0 1 1 0 S2/S3 0 1 1 1 1 0 0 0 1 0 0 0 0 1 C2= 1 C2/C4 0 0 0 0 0 1 1 1 0 1 1 1 1 1

0 1

1 1

1 1

1 1

1 0

0 1

1 1

0 1

1 1

1 1

Sumador Total

B0

B1

B2

B3 E

W A0 A1 A2 A3

Cin Cout

S1

S2

S3

S4

E 0 1 1 1

W 0 0 1 1

Ci 0 0 0 1

A A+B A+B A-B

Multiplexor de 3 canales, 4 bits y con enable.

Multiplexor de dos canales y un bit con enable, estilo flujo de datos.

Multiplexor de dos canales y un bit con enable, estilo estrucural

Demultiplexor de 3 canales y dos bits con enable

Codificador binario 4 a 2 sin prioridad, diseo incorrecto.

Codificador binario 4 a 2 sin prioridad, diseo correcto.

Codificador binario 8 a 3 con prioridad. dentro HXXXXXXX LHXXXXXX LLHXXXXX LLLHXXXX LLLLHXXX LLLLLHXX LLLLLLHX LLLLLLLH LLLLLLLL fuera HHH HHL HLH HLL LHH LHL LLH LLL LLL EO L L L L L L L L H

Codificador binario 16 a 4 con interrupcin.

Decodificador 3 a 8 g1 g2 Entrada Salida

X L H H H H H H H H

H L L L L L L L L L

(2 a 0) XXX XXX LLL LLH LHL LHH HLL HLH HHL HHH

(7 a 0) HHHHHHHH HHHHHHHH LHHHHHHH HLHHHHHH HHLHHHHH HHHLHHHH HHHHLHHH HHHHHLHH HHHHHHLH HHHHHHHL

Decodificador de BCD a siete segmentos Entrada (BCD) LLLL LLLH LLHL LLHH LHLL LHLH LHHL LHHH HLLL HLLH LLLL Cudruple sumador total Salida (LED) HHHHHHL HHLLLLL HLHHLHH HHHLLHH HHLLHLH LHHLHHH LHHHHHH HHLLLHL HHHHHHH HHHLHHH LLLLLLL

Decodificador de 2 a 4

Contador

Secuenciador

UNIVERSIDAD COOPERATIVA DE COLOMBIA

ELECTRONICA DIGITAL TEMA: Multiplexores y Decodificadores Creado por: Gustavo Andrs Camargo Docente: Jairo vila

Facultad Ingeniera Programa Sistemas 2013