Sistemas Secuenciales

Todo circuito secuencial, tambin llamado mquina de estados,

est formado por una etapa de lgica combinacional y una
etapa de memoria (tpicamente construida con flip-flops)
Esquema genrico de un circuito secuencial:

Sistemas Secuenciales

En todo sistema secuencial se puede encontrar:

Un conjunto finito, n, de variables de entrada (X1, X2,..., Xn).
Un conjunto finito, m, de estados internos, de aqu que los estados secuenciales tambin
sean denominados autmatas finitos. Estos estados proporcionan m variables internas
(Y1,Y2,..., Ym).
Un conjunto finito de p funciones de salida (Z1, Z2,..., Zp).

Dependiendo de como se obtengan las funciones de salida Z, los sistemas

secuenciales pueden tener dos estructuras como las que se observan en la figura:
a) Autmata de Moore
b) Autmata de Mealy.

Biestables (Flip / Flops)

Un biestable tambin llamado bscula (flip-flop en
ingls), es un multivibrador capaz de permanecer en
un estado determinado durante un tiempo indefinido.
Esta caracterstica es ampliamente utilizada en
electrnica digital para memorizar informacin.
El paso de un estado a otro se realiza variando sus
entradas. Dependiendo del tipo de dichas entradas
los biestables se dividen en:
Asncronos: Slo tienen entradas de control. El ms
empleado es el biestable RS.
Sncronos: Adems de las entradas de control posee una
entrada de sincronismo o de reloj.

Biestables (Flip / Flops)

Si las entradas de control dependen de la de
sincronismo se denominan sncronas y en caso
contrario asncronas. Por lo general, las
entradas de control asncronas prevalecen
sobre las sncronas.
La entrada de sincronismo puede ser activada
por nivel (alto o bajo) o por flanco (de subida o
de bajada).
Dentro de los biestables sncronos activados
por nivel estn los tipos RS y D
Dentro de los activos por flancos estn los tipos
JK, T y D.

Biestable RS
Dispositivo de almacenamiento temporal de dos estados (alto y
bajo), cuyas entradas principales R y S, a las que debe el
nombre, permiten al ser activadas:
R: El borrado (reset en ingls), puesta a 0 nivel bajo de la
salida.
S: El grabado (set en ingls), puesta a 1 nivel alto de la
salida.
Adems de las entradas R y S, posee una entrada Clock de
sincronismo cuya misin es la de permitir o no el cambio de
estado del biestable
La ecuacin caracterstica del biestable RS que describe su
comportamiento es:
Q(t+1) = S + RQ(t)

Biestable RS

Biestable D
Dispositivo de almacenamiento temporal de dos estados (alto y bajo), cuya
salida adquiere el valor de la entrada D cuando se activa la entrada de
sincronismo, Clock.
En funcin del modo de activacin de dicha entrada de sincronismo, existen
dos tipos de biestables D:
Activado por nivel (alto o bajo), tambin denominado registro o cerrojo
(latch).
Activado por flanco (de subida o de bajada).
La ecuacin caracterstica del biestable D que describe su comportamiento
es:
Q(t+1) = D

Biestable D

Q
Q
CLK

D
Q

Positive Edge
Triggered

D CLK

t+1

Biestable JK
Dispositivo de almacenamiento temporal de dos estados (alto y
bajo), cuyas entradas principales J y K, a las que debe el
nombre, permiten al ser activadas:
J: El grabado (set), puesta a 1 nivel alto de la salida.
K: El borrado (reset ), puesta a 0 nivel bajo de la salida.
Si no se activa ninguna de las entradas, el biestable
permanece en el estado que posea tras la ltima operacin de
borrado o grabado.
A diferencia del biestable RS, en el caso de activarse ambas
entradas a la vez, la salida adquirir el estado coplementado al
que tena.
La ecuacin caracterstica del biestable JK que describe su
comportamiento es:
Q(t+1) = JQ(t) + KQ(t)

Biestable JK
Ecuacin Caracterstica: Q(t+1)= JQ(t) + KQ(t)

Biestable T
Dispositivo de almacenamiento temporal de dos
estados (alto y bajo). La bscula T cambia de estado
("toggle" en ingls) cada vez que la entrada de
sincronismo o de reloj se dispara.
Si la entrada T est a nivel bajo, la bscula retiene el
nivel previo.
Puede obtenerse al unir las entradas de control de un
biestable JK, unin que se corresponde a la entrada
T.
La ecuacin caracterstica del biestable T que
describe su comportamiento es:
Q(t+1) = T XOR Q(t)

Biestable T

Tabla de Excitacin

Contador BCD Sncrono

Diagrama de estados de un contador BCD:

Contador BCD Sncrono

Diagrama de estados

Contador BCD Sncrono

Minimizacin segn MK

Contador BCD Sncrono

Diagrama Lgico

Contador Sncrono BCD Asc/Desc

Diagrama de estados

Contador Sncrono Asc/Desc

Tabla de estados

Contador Sncrono Asc/Desc

T0 = 1

Contador Sncrono Asc/Desc

Diagrama Lgico

Detector de Secuencias de 1s Consecutivos

Diseo de un circuito secuencial sncrono capaz de detectar al
menos tres unos consecutivos por su entrada I.
Siempre que esto ocurra, la salida O del circuito valdr uno.
Por ejemplo:
I=01101110111110
O=X0000010001110, donde X significa desconocido (imposible
de determinar el valor del bit).

Diagrama de estados de un detector de tres o ms unos consecutivos:

Detector de Secuencias de 1s Consecutivos

Asignacin de
estados del detector
de secuencias de 3
unos consecutivos.

Estado

Q1Q0

00

01

10

11

Detector de Secuencias de 1s Consecutivos

I

E.A.

E.S.

Qn1Qn1

Qn+11Qn+10

J1K1

J0K0

00

00

0X

0X

01

00

0X

X1

10

00

X1

0X

11

00

X1

X1

00

01

0X

1X

01

10

1X

X1

10

11

X0

1X

11

11

0X

0X

Tabla de estados del

detector de
secuencias de 3 unos
consecutivos.
0

E.B.

Detector de Secuencias de 1s
Consecutivos
Puesto que la salida slo depende del estado actual, es fcil
ver que O=Q1Q0.
Las entradas a los biestables se minimizan utilizando MK

Detector de Secuencias de 1s Consecutivos

Diagrama lgico

Para Practicar
1. Disear e implementar un contador de estados impares de
mdulo 8. Utilizar el tipo de biestable ms conveniente.
Calcular fmax.
2. Disear e implementar un circuito digital secuencial que pase
por los estados 011, 100, 101, 110, 111, y repita esta
secuencia. Tngase en cuenta que si por alguna circunstancia
el generador no est en uno de los estados previstos en el
ciclo, es necesario llevarlo a cualquier de ellos. Utilizar los
biestables que sean ms convenientes
3. Disear e implementar un circuito digital secuencial, detector
de pares de bits alternos, que tiene una entrada X y una salida
Z, de forma que Z=1 si en la entrada X aparecen dos bits
idnticos consecutivos y si los dos bits precedentes tambin
son iguales entre si, pero distintos al bit de entrada actual. Por
ejemplo: X=000110011100112, Z=??0010101001012. Utilizar
el biestable que se crea ms conveniente. ? significa

Para Practicar
4. Disear e implementar un circuito digital secuencial analizador de entradas,
que dadas tres entradas digitales X0, X1 y X2, pase por los estados A=00,
B=01, C=10 y D=11, siguiendo el diagrama de flujo propuesto en la figura.
Utilizar tipo de biestable ms conveniente

Para Practicar
5. Construir un circuito detector de eventos que va a
funcionar en una central nuclear. En concreto, se
debe de averiguar cuando ocurren 5 eventos de forma
consecutiva, y si ocurren, debe sonar una alarma.
Llamemos a los 5 eventos: E0, E1, E2, E3 y E4.
Ejemplos:
E0E1E2E3E4Suena la alarma.
E0E2E1E3E4No suena.
E1E2E3E4E0No suena.

Tener en cuenta que, siempre y cuando se rompa la

secuencia porque ocurre un evento inesperado,
debes reinicializar la cuenta. Realiza un deserrollo
para las dos metodologas conocidas: Moore y Mealy.
Tienes plena libertad para utilizar el nmero y tipo de
flip-flops que consideres necesario. Calcular fmax.

Para Practicar
6. Construccin de un
codificador unario. Un
cdigo unario es aquel que
se construye concatenando
tantos unos como indica el
ndice del smbolo a
codificar y a continuacin
un 0 (bit que sirve de
separador).

Smbolo Cdigo
0

10

110

1110

11110

111110

1111110

11111110

Para Practicar
Disear un codificador unario, que codifique smbolos con
ndices comprendidos entre 0 y 7. Calcular fmax. La figura
muestra las entradas y salidas del codificador. En cada ciclo de
reloj debe producirse la salida de 1 bit de cdigo y puesto que
se trata de un codificador de longitud variable, no en cada ciclo
de reloj se procesa un smbolo. La seal de control de salida
especifica cuando debe ser aplicado el smbolo a la entrada del
codificador (por ejemplo, si control=1 es que el codificador ha
finalizado de codificar el smbolo anterior y si control=0, es que
est ocupado y el smbolo situado a la entrada no es
procesado).

Para Practicar
Disear el decodificador unario que permita decodificar el
cdigo del problema anterior. Calcular fmax. La figura presenta
en interface del decodificador con el resto de la circuitera. En
cada ciclo de reloj se procesa un bit de cdigo de entrada, pero
como los cdigos son de longitud variable, no en cada ciclo de
reloj se produce un smbolo a la salida. La seal de control de
salida indica cuando tendremos un smbolo construido
(haciendo control=1, y viceversa).
Ver pgina:
http://www.unizar.es/euitiz/areas/aretecel/docencia/digitel/2
Materiales.htm#ejercicios
http://perso.wanadoo.es/luis_ju/edigital/ed02.html