UNIVERSIDAD Técnicas Digitales II

TECNOLÓGICA Año:2008 J.T.P. Ing. Steiner Guillermo.

NACIONAL
Trabajo Práctico Nro 2: Mapeo – Decodificación Email:gsteiner@scdt.frc.utn.edu.ar

Trabajo Práctico Nro 2: Mapeo – Decodificación

Introducción

Estructura básica de buses (Arquitectura Von Newman)

Bus de Dirección
Bus de Datos
Memoria RAM (1)
Bus de Control

Microprocesador
Memoria ROM (2)

Dispositivos de I/O (3)

Figura 1

Estructura básica con circuito decodificador

El circuito decodificador nos permite proveer a las memorias y los dispositivos de I/O de una zona exclusiva del
mapa de memoria del micro.
Cualquier dispositivo que se conecte al microprocesador, debe disponer de una bus de direcciones menor al que
provee el micro, de esta manera podemos, para un dispositivo dado, distinguir dos tipos de líneas de
direccionamiento.
ƒ Líneas de direccionamiento externa, son las encargadas de diferenciar el dispositivo del resto (dispositivo 1, 2 o
3 de la Figura 2), de esta forma puedo tener varios en un sistema de buses y acceder a uno en especial por
medio de estas líneas y un circuito decodificador.
ƒ Líneas de direccionamiento interno, son las que se conectan directamente al dispositivo
Por ejemplo en caso del dispositivo 1 de la Figura 2, este grupo de líneas darán la posición interna del casillero
a leer o escribir, estas líneas corresponden a la parte mas baja de la palabra de direccionamiento.

Bus de Dirección
Bus de Datos
Memoria RAM (1)
Bus de Control
CS

Microprocesador
Memoria ROM (2)
Circuito CS
decodificador

Dispositivos de I/O (3)

CS

Figura 2

1
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Circuito decodificador de dos memorias

(Se omitieron bus de control y dato)
A15 A12

A15 A13
0000 CS = 0
A14 A12 A0-A11 Memoria RAM
A11 A0
RAM Desde 0 0 0 0 0 0 0 0 0 0 0 0 000h
4K Hasta 1 1 1 1 1 1 1 1 1 1 1 1 FFFh
Microprocesador CS
64K de
direccionamiento Memoria ROM
A11 A0
ROM Desde 0 0 0 0 0 0 0 0 0 0 0 0 000h
4K Hasta 1 1 1 1 1 1 1 1 1 1 1 1 FFFh
CS
A15 A12
0001 CS = 0

Figura 3
En el circuito de la Figura 3 vemos que las líneas de direccionamiento interno correspondientes a los 12 bits menos
significativos del total se comparten entre todos los dispositivos, la selección de una de las dos memorias la realiza
las líneas externas a través de sendas compuertas OR de cuatro entradas.
El mapa ampliado del circuito queda formado de la siguiente manera:
Líneas de Mapeo Externa
A15 A11 A0
Desde 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0000h
Memoria RAM
Hasta 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0FFFh
Desde 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1000h
Memoria ROM
Hasta 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1FFFh

Líneas de Mapeo Interna

El microprocesador tendrá ubicada dentro de su mapa de direcciones las dos memorias en forma consecutivas.

FFFFh

2000h
1FFFh
Mapa de 64 Kb ROM 4K
del 1000h
microprocesador 0FFFh
RAM 4K
0000h

ROM 4K
RAM 4K 0000h

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Práctico de Aula Desarrollados

Ejercicio Nro 1
Se dispone de un microprocesador de 64Kb de direccionamiento, se desea implementar:
• 1 CI de memoria RAM de 8 Kb.
• 1 CI de memoria RAM de 8 Kb.
• 1 CI de memoria ROM de 16 Kb.
Partiendo desde la posición 0000h.
Realizamos los mapas de Memoria Reducido y Ampliado con el circuito de decodificación.

Mapa Reducido
FFFFh

8000h
7FFFh

Memoria ROM 16K

4000h
3FFFh
Memoria RAM 8K
2000h
1FFFh
Memoria RAM 8K
0000h

Mapa Ampliado

A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 Direc. Disp

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 00000 RAM
0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 01FFF 8K

0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 02000 RAM
0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 03FFF 8K

0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 04000 ROM
0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 07FFF 16K

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D0-D7

U1A RAM 8Kb

A13 1
3
A14 2 U2A
1
A15 74LS32/SO 3 /CS
2
/RD
74LS32/SO
/WR
uP
U3A
1 A0-A12
3
2

74LS32/SO U4A
U6A 1 RAM 8Kb
3
1 2 2

A0-A15 74LS32/SO
74ABT04 /CS

/RD

/WR
U5A
1
3 A0-A12
U6A 2
/RD
1 2 74LS32/SO
/WR ROM 16Kb

74ABT04

U2A /CS
1
3 /RD
/MEMRQ

74LS32/SO
U2A A0-A13
1
3
2

74LS32/SO

Ejercicio Nro 2
Se posee un microprocesador de 8088 configurado en modo mínimo y 2 chips de memorias RAM de 8Kb con las
cuales se desea conformar un banco de 16Kb que comience en la posición 00000h del mapa de memoria
Realizamos los mapas de Memoria Reducido y Ampliado con el circuito de decodificación.

Mapa Reducido
FFFFFh

04000h
03FFFh
Memoria RAM 8K
02000h
01FFFh
Memoria RAM 8K
00000h

Mapa Ampliado

A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 Direc. Disp

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 00000 RAM
0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 01FFF 8K

0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 02000 RAM
0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 03FFF 8K

4
 U?
19 20

5
OE VCC
1 T/R
2 A0 B0 18
3 17
A1 B1
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4 16
5 A2 B2 15
A3 B3
6 A4 B4 14
7 13
8 A5 B5 12
A6 B6
9 11
A7 B7 VCC
10
GND
U?
74LS245 20 28
CE1 VDD
U? VCC 26 CE2
U? VCC 1 OE VCC 20 27 WE
21 11 22 1
Vcc LE OE NC
AD0 16 3 D1 Q1 2 10 A0 DQ0 11
15 4 5 9 12
AD1 D2 Q2 A1 DQ1
AD2 14 7 D3 Q3 6 8 A2 DQ2 13
AD3 13 8 D4 Q4 9 7 A3 DQ3 15
Trabajo Práctico Nro 2: Mapeo – Decodificación

12 13 12 6 16
AD4 11 14 D5 Q5 15 5 A4 DQ4 17
AD5 D6 Q6 A5 DQ5
19 CLK AD6 10 17 D7 Q7 16 4 A6 DQ6 18
9 18 19 3 19
AD7 D8 Q8 A7 DQ7
28 MNI/MX 25 A8
A8 8 10 GND 24 A9
17 7 21
NMI A9 6 74LS373 23 A10
A10 A11
Técnicas Digitales II

18 INTR A11 5 U? VCC 2 A12

37 4 1 20
INTA A12 OE1 VCC
A13 3 19 OE2 14 GND
31 2
Año:2008

HLDA A14
30 22 2 18 Ram 8K
HOLD A15 4 A1 Y1 16 00000H a 01FFFH VCC
A2 Y2
38 23 6 14
39 TEST A16 / S3 24 8 A3 Y3 12 02000H a 03FFFH U?
40 READY A17 / S4 25 11 A4 Y4 9 20 28
RESET A18 / S5 A5 Y5 CE1 VDD
A19 / S6 26 13 A6 Y6 7 26 CE2
35 15 5 VCC 27
34 DEN 36 17 A7 Y7 3 22 WE 1
DT/R ALE A8 Y8 OE NC
27 U?
SS0 33 10 A13 1 16 10 11
1 IO/M 32 GND A14 2 A VCC 9 A0 DQ0 12
GND WR A15 B A1 DQ1
20 GND RD 29 74S244 3 C Y0 15 8 A2 DQ2 13
U? VCC U?B 14 7 15
8088 1 20 A16 4 6 Y1 13 6 A3 DQ3 16
OE VCC OE1 Y2 A4 DQ4
11 6 4 12 5 17
LE A17 5 5 OE2A Y3 11 4 A5 DQ5 18
3 2 OE2B Y4 10 3 A6 DQ6 19
D1 Q1 74LS32 Y5 A7 DQ7
4 D2 Q2 5 U?A Y6 9 25 A8
7
D3 Q3
6 A18 1 8
GND Y7
7 24
A9
TECNOLÓGICA
UNIVERSIDAD

8 D4 Q4 9 3 21 A10
13
D5 Q5
12 A19 2 74LS138 23
A11
NACIONAL

14 15 2
17 D6 Q6 16 74LS32 A12
D7 Q7 Circuito de Decodificación Externa
U?C 18 D8 Q8 19 14 GND
9
8 10 GND Ram 8K
10
74LS373
74LS32
U?D
12
11
13
74LS32
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Práctico de Aula a Desarrollar

Se deberán usar siempre para la decodificación integrados comerciales de la serie 74LSXXX.

Ejercicio Nro 1
Se desea conectar a un microprocesador de 64Kb de direccionamiento, dos memorias una de 4Kb cuya dirección de
inicio es 3000h y otra de 2Kb, en la dirección A000h
La decodificación deberá ser completa (sin imágenes).
a) Realizar el mapa ampliado y reducido, señalando las líneas de decodificación externas e internas.
b) Realizar el circuito decodificador completo.

Ejercicio Nro 2
Se desea conectar un microprocesador con un campo de direccionamiento de 64Kb:
• Una banco de memoria ROM de 16Kb formado por CI de 4Kb en la parte baja (a partir de 0000h).
• Una memoria RAM de 24Kb formada por un CI de 16Kb y un CI de 8 Kb en la parte más alta (hasta
FFFFh).
Se deberá utilizar un CI 78LS139 para el mapeo de los dos bancos.
La decodificación deberá ser completa (sin imágenes).
a) Realizar el mapa ampliado y reducido, señalando las líneas de decodificación externas e internas.
b) Realizar el circuito decodificador completo.

Ejercicio Nro 3
Se dispone del siguiente circuito de decodificación de cuatro memorias.

A15 A14 A13 A12 A11 A10

D0-D7

U?A
1
3 CS
2 1
74LS32
U?A
1 2
U?B
4
74LS04 6 CS
5 2
74LS32

U?A
1
3 CS
2 3
74LS00
U?B
3 4
U?B
4
74LS04 6 CS
5 4
74LS00

a) Realizar el mapa reducido y ampliado de cada memoria, con sus correspondientes imágenes.
b) Analizar cual será el máximo tamaño de cada bloque de memoria.
c) Se deberá modificar el circuito para eliminar las superposiciones, para lo cual únicamente se podrán
eliminar las imágenes, pero nunca modificar las posiciones de los dispositivos en el mapa.

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Trabajo Práctico Nro 2: Mapeo – Decodificación Email:gsteiner@scdt.frc.utn.edu.ar

Ejercicio Nro 4
Se posee un microprocesador de 8088 configurado en modo mínimo, chips de memorias RAM de 32Kb y 16Kb y
ROM de 64Kb con los cuales se desea conformar los siguientes bancos:
• Un banco de memoria RAM de 80K con inicio en 00000h
• Un banco de memoria ROM de 64K con final en FFFFFh
Además se desea mapear en I/O una PPI, la misma no tendrá una dirección fija, se podrá modificar dentro de 256
direcciones posibles modificables con un switch de 8 llaves, los bloques de memoria donde se podrán ubicar la PPI
serán de la forma 0XX0h a 0XX3h donde XX son los 8 bits modificables (de 00h a FFh)
La decodificación deberá ser completa (sin imágenes).
a) Realizar el mapa ampliado y reducido, señalando las líneas de decodificación externas e internas.
c) Realizar el circuito decodificador completo.