UNMSM - FIEE - Ingeniería en Telecomunicaciones

INFORME 2 - BLOQUE AND Y RELOJ

Huaraz Fuentes Rivera, Diego Esaú
Universidad Nacional Mayor de San Marcos - Lima, Perú
diego.huaraz@unmsm.edu.pe

Resumen — Para este informe se inicia la experimentación

y práctica de la codificación y uso del FPGA, en este caso se
realizan dos tipos de ejercicios, un bloque and y un reloj,
por el cual se explica el proceso paso a paso de los mismos
además de su verificación en la placa FPGA. Cabe
mencionar que la codificación usada en todos estos
programas es en lenguaje vhdl.

Palabras clave - Compuerta, reloj, bits.

Fig 2. Señal clock o reloj.
Abstract — For this report we start the experimentation and
II. OBJETIVOS
practice of the coding and use of the FPGA, in this case two
types of exercises are performed, a block and a clock, which - Codificar, compilar y experimentar el bloque and en la
explains the step by step process of the same in addition to placa de FPGA.
its verification on the FPGA board. It is worth mentioning
that the coding used in all these programs is in vhdl - Codificar, compilar y experimentar el clock en la placa
language. de FPGA.

Keywords - Gate, clock, bits. III. PROCEDIMIENTO

I. INTRODUCCIÓN - Bloque And

Es factible el aprendizaje del uso del Quartus junto con Empezamos el procedimiento con el bloque and, el cual
la placa de FPGA gracias a la experimentación empleada en tendrá 2 entradas y 1 salida, cada entrada tendrá un bit de
la práctica. Por ello se da inicio al entendimiento de un valor, osea, puede ser 0 o 1. La salida indicará 1, si las 2
FPGA empleando y codificando un bloque and y un clock. entradas tienen como valor 1. En caso contrario, la salida
Esto nos ayudará a entender la codificación dentro del será 0. Como primer paso realizamos la codificación en
Quartus y cómo se emplea en el FPGA. Quartus usando un vhdl.file que nos ayudará con la
programación del FPGA.
De esta manera, un bloque and se define como un
operador que devuelve verdadero si los dos operandos son
verdaderos; de lo contrario, devuelve falso. El clock o reloj
se define como una señal binaria, para la sincronización de
biestables en sistemas digitales complejos; cabe resaltar que
al ser una señal presenta un dato de frecuencia o periodo.

Fig 3. Codificación en vhdl del bloque and.

Fig 1. Bloque “and”

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Como se puede observar en la codificación del bloque and, salió correctamente es la siguiente ventana emergente.
este presenta un nombre de entidad, el cual es esencial para
compilación y guardado del código; el cual a su vez, nos
brindará la estructura en contra del mismo.

Fig 4. Estructura del código del bloque and Fig 8. Ventana emergente que confirma la correcta
compilación.
Correcta la compilación nos dirigimos al apartado de
Ahora, procedemos a hacer una prueba con el FPGA.
selección de pines. El FPGA cuenta con distintos números y
Para esta prueba, mostraremos lo que pasa en cada uno de
tipos de pines, los cuales se usan con fin y a costa del
los casos.
código o programa compilado. Cada uno cuenta con un
código de acceso el cual se puede extraer del manual del
tipo de FPGA descargado de internet. Usaremos dos tipos
de pines: switch y led. Sus códigos lo observamos en las
figuras 5 y 6.

Fig 9. Bloque and en el FPGA con entrada de 0 y 0.

Fig 5. Códigos para los switches

Fig 10. Bloque and en el FPGA con entrada de 0 y 1.

Fig 6. Código para los leds

Para este código se usan 2 bits de entrada, los cuales

serán los switch a y b y el de salida que será un pin tipo led
rojo. En la figura 7 observamos los pines seleccionados y
sus códigos ya en el programa.

Fig 7. Led y switches establecidos.

El siguiente paso es una nueva compilación que guarde

Fig 11. Bloque and en el FPGA con entrada 1 y 0.
los datos de los pines establecidos para luego procesar y
enviar la información al FPGA. Una prueba de que esto nos
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Fig 10. Estructura del código de reloj

Ahora procedemos a seleccionar los clocks y leds para el

FPGA, y para esto hacemos uso de su guía, y seleccionamos
los códigos correspondientes.
Fig 12. Bloque and en el FPGA con entrada 1 y 1.

Como se puede observar en las imágenes se cumple la

tabla de verdad del bloque and ya que solo la salida del led
prende en el caso de entrada 1 y 1 del switch.
Fig 11. Código para los clocks
- Clock o reloj

Como siguiente ejercicio codificamos el reloj o clock, el

cual tendrá 1 salida que dependerá del contador que se
encuentra dentro del código y este mismo de una entrada de
frecuencia. En esta ocasión, se mostrará a través de un led.

En primer lugar, codificamos en el Quartus, nombrando

la entidad. Podemos observar en la figura 9.

Fig 12. Código para los leds

Fig 13. Pin de clock en el Quartus.

Una vez establecidos los pines, procedemos a correr el

programa.

Fig 9. Entidad y arquitectura del código

La codificación correcta permite que se pueda compilar
esta codificación. Luego para corroborar esto seleccionamos
en el Quartus para poder observar la estructura que
representa la codificación.
Fig 14. El programa corrió correctamente
Ahora, procedemos a hacer una prueba con el FPGA.
Para esta prueba, mostraremos que el valor del contador es
igual a 25000000. Por esa razón, la frecuencia de la salida
será de 1 Hz.
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Fig 15. Ventana para cargar el programa en el FPGA

En la siguiente figura se muestra el funcionamiento en el

FPGA del clock

Fig 16. Clock.

IV. CONCLUSIONES

De esta primera experiencia práctica se destaca la

importancia del orden de los pasos a seguir para llevar a
cabo los programas; además de que, un correcto compilado
a la codificación, establecimiento de pines y carga del
programa a la placa de FPGA permite un experiencia
práctica óptima para ambos ejercicios.

Por otro lado, se entiende el funcionamiento de los pines

del FPGA y cómo estos se designan según la estructura del
programa, en el caso del bloque and se obtuvo una correcta
tabla de verdad y en caso del clock cómo este varía según el
dato de entrada, que vendría ser la frecuencia.

V. BIBLIOGRAFÍA

FPGA: qué es y cuáles son las características de este

componente. (2022, junio 21). Akka Technologies.
https://www.akka-technologies.com/fpga/

Terasic. (2017). MANUAL DE2-115.

http://www.terasic.com.tw/attachment/archive/502/DE2_115
_User_manual.pdf