Diseño de Sistemas Digitales – laboratorio 3

Fariel Arias - Manuel Batista

Grupo: 3

1. Abstract En el siguiente paso se crea el modulo top y

This laboratory aims to describe in VHDL and
understand the operation of a simplified
calculator. implement basic and sequential
arithmetic circuits, carry out the respective
programming on the Nexys 2 training board
and verify its correct operation.
se procede a hacer el mapeamiento y las
conexiones necesarias.
Addition se conecta a BTN0
Subtraction se conecta a BTN1
Comparison se conecta a BTN2

2. Introducción Cin se conecta a BTN3

Esta experiencia de laboratorio tiene como B [3:0] se conecta a SW0 – SW3

objetivos principales describir en VHDL una A [3:0] se conecta a SW4 – SW7
calculadora simplificada siguiendo el flujo de
diseño estructural, usar el lenguaje de 4. Análisis y prueba.
hardware VHDL para implementar circuitos
aritméticos básicos y circuitos secuenciales, BCD controller
realizar la programación del sistema descrito
en la placa Nexys 2 Spartan 3E.

3. Desarrollo

Se crea un nuevo archivo en el IDE xilinx ISE

Web pack 14.7.

Luego se adicionan como fuentes los archivos

propuestos:

 BCD_Controller.vhd
(controlador/decodificador de Imagen 1
display 7 segmentos).
 CLA_Top.vhd (modulo sumador con
arquitectura carry look-ahead).
 Mod_full_adder.vhd (sumador
completo modificado para el CLA).
 Nexys2_500 (archivo. ucf).
Schematic – Cla_top Test_Bench_Sustraction

Imagen 5

Imagen 2

Test_Bench_CLA_TOP
Test_bench_Top_Module

Imagen 6
Imagen 3

5. Conclusión
Test_Bench_Comparador Se observó el correcto funcionamiento del
diseño en VHDL a través de la simulación.

No se logró poner a prueba en la FPGA Nexys

2 Spartan 3E, debido a que la misma esta
defectuosa.

Imagen 4