Descripción VHDL de

Máquinas de Estados Finitos

ISRAEL ALMARAZ VÁSQUEZ 201933455

SISTEMAS DIGITALES SECUENCIALES
PROFESORA: ANA MARÍA RODRIGUEZ DOMINGUEZ
DIAGRAMA DE ESQUEMÁTICO

ALTO 6
5
INTERMITENTE
4
VUELTA IZQ
3
VUELTA DER
2
CLK
1
 Diagrama de MDS
ALTO
111 111

Alt=1 Alt=1
Alt=1 Alt=0 Alt=1 Alt=1
Alt=1 Alt=1

De=1 De=1 De=1

vde3 vde2 vde1 norm V_iz1 V_iz2 V_iz3
000 111 000 110 000 100 000 000 001 000 011 000 111 000

Inte=1 Inte=1 Inte=1 Inte=1 Inte=1

Inte=1
Inte=1
Inte=1

INTER
111 111
 Notemos que mientras
“inter” se mantiene activo,
las salidas efectivamente
parpadean cada flanco.

Cuando inter al fin baja, y vueltaizq

= 1 Notemos que empieza a
desplazar el valor encendido, del
último foco de la izquierda al
primero. (De izquierda a derecha).

En t = 270, vueltaizq pasa a 0, y

vueltader pasa a 1.

Debido a lo anterior, los focos de la

derecha empiezan a encenderse
de derecha a izquierda.
Y finalmente cuando alto pasa a 1, y por ser el de mayor prioridad,
no importa lo que haya en las otras entradas, las salidas son todas
1.