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SD1 Practica5 - Resultados 2R
SD1 Practica5 - Resultados 2R
Objetivos de aprendizaje:
• Describir circuitos MSI usando VHDL.
• Importar archivos a un proyecto en Quartus y utilizarlos en el diseño modular
de un sistema digital.
• Implementar un sistema combinatorial utilizando la tarjeta DE0 - Nano.
library ieee;
use ieee.std_logic_1164.all;
entity Mux2_1 is
end Mux2_1;
begin
process(Sel) begin
case Sel is
end case;
end process;
Q<=temp;
end desarrollo;
2. Registre una captura del diagrama de bloques de Quartus donde se visuales
la conexión completa.
3. Registre una captura del registro de compilación del archivo .bdf sin errores.
El numero A esta conformado por los bits 0100 y el B por 0000, dando
como resultado A, el circuito recibe las señales y la FPGA hace las
operaciones lógicas. En este caso al ser la suma menor a 9, no se le
suma 6 y presenta solo en el display de unidades. (No se aprecia por
la luz)
b. A+B = 9
El numero A esta conformado por los bits 0101 y el B por 0100, dando
como resultado 9, el circuito recibe las señales y la FPGA hace las
operaciones lógicas. En este caso al ser la suma igual 9, no se le suma
6 y presenta solo en el display de unidades. (No se aprecia por la luz)
c. A+B > 9
El numero A esta conformado por los bits 1001 y el B por 0101, dando
como resultado el vector de bits 1110, el circuito recibe las señales y
la FPGA hace las operaciones lógicas. En este caso al ser la suma
mayo a 9, se le suma 6 realizando la conversión de binario a NBCD.
Por último se representa el numero 1 correspondiente al display de
decenas y 4 al de unidades.