Elect Dev Cir Capitulo 7.en - Es

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CONTENIDOS BREVES
Prefacio v
CAPÍTULO 1: Diodos Semiconductores 1
CAPÍTULO 2: Aplicaciones de diodos 55
CAPÍTULO 3: Transistores de unión bipolar 129
CAPÍTULO 4: Polarización de CC: BJT 160
CAPÍTULO 5: Análisis BJT AC 253
CAPÍTULO 6: Transistores de efecto de campo 378
CAPÍTULO 7: Polarización FET 422
CAPÍTULO 8: Amplificadores FET 481
CAPÍTULO 9: Respuesta de frecuencia BJT y JFET 545
CAPITULO 10: Amplificadores Operacionales 607
CAPÍTULO 11: Aplicaciones de amplificadores operacionales 653
CAPÍTULO 12: Amplificadores de potencia 683
CAPÍTULO 13: Circuitos integrados digitales lineales 722
CAPÍTULO 14: Circuitos de retroalimentación y osciladores 751
CAPÍTULO 15: Fuentes de alimentación (reguladores de voltaje) 783
CAPÍTULO 16: Otros dispositivos de dos terminales 811
CAPITULO 17:pnpny otros dispositivos 841
Apéndice A: Parámetros híbridos: determinaciones

gráficas y ecuaciones de conversión (exactas y
aproximadas) 879
ix
X CONTENIDOS BREVES Apéndice B: Cálculos de voltaje y factor de ondulación 885
Apéndice C: Gráficos y tablas 891
Apéndice D: Soluciones a problemas

impares seleccionados 893
Índice 901
CONTENIDO
Prefacio v
CAPÍTULO 1: Diodos Semiconductores 1

1.1 Introducción 1
1.2 Materiales semiconductores: Ge, Si y GaAs 2
1.3 Enlace covalente y materiales intrínsecos 3
1.4 Niveles de energía 5
1.5 norte-Tipo ypags-Tipo Materiales 7
1.6 diodo semiconductor 10
1.7 Ideal frente a práctico 20
1.8 Niveles de resistencia 21
1.9 Circuitos equivalentes de diodos 27
1.10Capacitancia de transición y difusión 30
1.11Tiempo de recuperación inversa 31
1.12Hojas de especificaciones de diodos 32
1.13Notación de diodo semiconductor 35
1.14Pruebas de diodos 36
1.15diodos zener 38
1.16La luz emite diodos 41
1.17Resumen 48
1.18Análisis informático 49
CAPÍTULO 2: Aplicaciones de diodos 55

2.1 Introducción 55
2.2 Análisis de línea de carga 56
2.3 Configuraciones de diodos en serie 61
2.4 Configuraciones en paralelo y en serie-paralelo 67
2.5 Y/O Puertas 70
2.6 entradas sinusoidales; Rectificación de media onda 72
2.7 Rectificación de onda completa 75
2.8 Tijeras 78
2.9 abrazaderas 85
2.10Redes con una fuente de CC y CA 88
xi
xi CONTENIDO 2.11diodos zener 91
2.12Circuitos multiplicadores de voltaje 98
2.13Aplicaciones prácticas 101
2.14Resumen 111
CAPÍTULO 3: Transistores de unión bipolar 129

3.2 Construcción de transistores 130
3.3 Operación de transistores 130
3.4 Configuración de base común 131
3.5 Configuración de emisor común 136
3.6 Configuración de colector común 143
3.7 Límites de operación 144
3.8 Hoja de especificaciones de transistores 145
3.9 Pruebas de transistores 149
3.10Identificación de terminales y carcasas de transistores 151
3.11Desarrollo de transistores 152
3.12Resumen 154
CAPÍTULO 4: Polarización de CC: BJT 160

4.2 Punto de operación 161
4.3 Configuración de polarización fija 163
4.4 Configuración de polarización del emisor 169
4.5 Configuración de polarización del divisor de voltaje 175
4.6 Configuración de retroalimentación del recopilador 181
4.7 Configuración de emisor-seguidor 186
4.9 Configuraciones misceláneas de sesgo 189
4.10Tabla de resumen 192
4.11Operaciones de diseño 194
4.12Múltiples redes BJT 199
4.13Espejos actuales 205
4.14Circuitos de fuente de corriente 208
4.15pnptransistores 210
4.16Redes de conmutación de transistores 211
4.17Técnicas de solución de problemas 215
4.18Estabilización de polarización 217
4.20Resumen 233
CAPÍTULO 5: Análisis BJT AC 253 CONTENIDOXIII

5.2 Amplificación en el dominio AC 253
5.3 Modelado de transistores BJT 254
5.4 losrmiModelo de transistores 257
5.5 Configuración de polarización fija de emisor común 262
5.6 Sesgo del divisor de voltaje 265
5.7 Configuración de polarización de emisor CE 267
5.8 Configuración de emisor-seguidor 273
5.10Configuración de retroalimentación del recopilador 279
5.11Configuración de retroalimentación de CC del colector 284
5.12Efecto deRLyRs 286
5.13Determinación de la ganancia actual 291
5.14Tablas de resumen 292
5.15Enfoque de sistemas de dos puertos 292
5.16Sistemas en cascada 300
5.17Conexión Darlington 305
5.18Par de comentarios 314
5.19El modelo equivalente híbrido 319
5.20Circuito equivalente híbrido aproximado 324
5.21Modelo equivalente híbrido completo 330
5.22HíbridopagsModelo 337
5.23Variaciones de los parámetros del transistor 338
5.24Solución de problemas 340
5.26Resumen 349
CAPÍTULO 6: Transistores de efecto de campo 378

6.2 Construcción y características de los JFET 379
6.3 Características de transferencia 386
6.4 Hojas de especificaciones (JFET) 390
6.5 Instrumentación 394
6.6 Relaciones importantes 395
6.7 MOSFET tipo empobrecimiento 396
6.8 MOSFET de tipo mejorado 402
6.9 Manejo de MOSFET 409
6.10VMOS y UMOS Potencia y MOSFET 410
6.11CMOS 411
6.12MESFET 412
xivCONTENIDO 6.14Resumen 414
CAPÍTULO 7: Polarización FET 422

7.3 Configuración de autopolarización 427
7.4 Polarización del divisor de voltaje 431
7.5 Configuración de puerta común 436
7.6 Caso especialVSGq-0 V 439
7.7 MOSFET de tipo empobrecimiento 439
7.9 Tabla de resumen 449
7.10Redes combinadas 449
7.11Diseño 452
7.13pags-FET de canal 455
7.14Curva de polarización JFET universal 458
7.16Resumen 470
CAPÍTULO 8: Amplificadores FET 481

8.2 Modelo de señal pequeña JFET 482
8.4 Configuración de autopolarización 492
8.5 Configuración del divisor de voltaje 497
8.6 Configuración de puerta común 498
8.7 Configuración de fuente-seguidor (drenaje común) 501
8.8 MOSFET de tipo empobrecimiento 505
8.10Configuración de retroalimentación de drenaje E-MOSFET 507
8.11Configuración del divisor de voltaje E-MOSFET 510
8.12Diseño de redes de amplificadores FET 511
8.14Efecto deRLyRfirma 516
8.15Configuración en cascada 518
8.18Resumen 530
CAPÍTULO 9: Respuesta de frecuencia BJT y JFET 545 CONTENIDO XV
9.2 logaritmos 545
9.3 decibelios 550
9.4 Consideraciones generales de frecuencia 554
9.5 Proceso de normalización 557
9.6 Análisis de baja frecuencia: diagrama de Bode 559
9.7 Respuesta de baja frecuencia—Amplificador BJT conRL 564
9.8 Impacto deRsen la respuesta de baja frecuencia BJT 568
9.9 Respuesta de baja frecuencia: amplificador FET 571
9.10Capacitancia del efecto Miller 574
9.11Respuesta de alta frecuencia: amplificador BJT 576
9.12Respuesta de alta frecuencia: amplificador FET 584
9.13Efectos de frecuencia multietapa 586
9.14Pruebas de onda cuadrada 588
9.15Resumen 591
CAPITULO 10: Amplificadores Operacionales 607

10.2 Circuito amplificador diferencial 610
10.3 Circuitos amplificadores diferenciales BiFET, BiMOS y CMOS Conceptos básicos del 617
10.4 amplificador operacional 620
10.5 Circuitos prácticos de amplificadores operacionales 623
10.6 Especificaciones del amplificador operacional: parámetros de compensación de CC 628
10.7 Especificaciones del amplificador operacional: parámetros de frecuencia 631
10.8 Especificaciones de la unidad del amplificador operacional 634
10.9 Operación diferencial y de modo común 639
10.10Resumen 643
CAPÍTULO 11: Aplicaciones de amplificadores operacionales 653

11.1Multiplicador de ganancia constante 653
11.2Suma de voltaje 657
11.3Búfer de voltaje 660
11.4Fuentes controladas 661
11.5Circuitos de Instrumentación 663
11.6Filtros Activos 667
11.7Resumen 670
CAPÍTULO 12: Amplificadores de potencia 683

12.1Introducción—Definiciones y tipos de amplificadores 683
12.2Amplificador Clase A alimentado en serie 685
xviCONTENIDO 12.3Amplificador de clase A acoplado por transformador 688
12.4Operación del amplificador de clase B 695
12.5Circuitos amplificadores de clase B 699
12.6Distorsión del amplificador 705
12.7Disipador de calor del transistor de potencia 709
12.8Amplificadores Clase C y Clase D 712
12.9Resumen 714
CAPÍTULO 13: Circuitos integrados digitales lineales 722

13.1Introducción 722
13.2Operación de la unidad de comparación 722
13.3Convertidores digital-analógico 729
13.4Operación de la unidad IC del temporizador 732
13.5Oscilador controlado por voltaje 736
13.6Bucle de bloqueo de fase 738
13.7Circuito de interfaz 742
13.8Resumen 745
CAPÍTULO 14: Circuitos de retroalimentación y osciladores 751

14.1Conceptos de retroalimentación 751
14.2Tipos de conexión de retroalimentación 752
14.3Circuitos prácticos de retroalimentación 758
14.4Amplificador de retroalimentación—Consideraciones de fase y frecuencia 763
14.5Operación del oscilador 766
14.6Oscilador de cambio de fase 767
14.7Oscilador de puente de Wien 770
14.8Circuito oscilador sintonizado 771
14.9Oscilador de cristal 774
14.10Oscilador Uniunión 777
14.11Resumen 778
CAPÍTULO 15: Fuentes de alimentación (reguladores de voltaje) 783

15.2Consideraciones generales sobre filtros 784
15.3Filtro de condensador 786
15.4RCFiltrar 789
15.5Regulación de voltaje de transistores discretos 791
15.6Reguladores de voltaje IC 798
15.8Resumen 805
CAPÍTULO 16: Otros dispositivos de dos terminales 811 CONTENIDOxvii
16.2Diodos de barrera Schottky (portador caliente) 811
16.3Diodos Varactor (Varicap) 815
16.4Células solares 819
16.5Fotodiodos 824
16.6Células fotoconductoras 826
16.7Emisores de infrarrojos 828
16.8Pantallas de cristal líquido 829
16.9Termistores 831
16.10Diodos de túnel 833
16.11Resumen 837
CAPITULO 17:pnpny otros dispositivos 841

17.2Rectificador controlado por silicio 841
17.3Operación básica del rectificador controlado por silicio 842
17.4Características y clasificaciones de SCR 843
17.5Aplicaciones SCR 845
17.6Interruptor controlado por silicio 849
17.7Interruptor de apagado de puerta 851
17.8SCR activado por luz 852
17.9diodo shockley 854
17.10diac 854
17.11Triac 856
17.12Transistor de unión única 857
17.13Fototransistores 865
17.14Opto-aisladores 867
17.15Transistor uniunión programable 869
17.16Resumen 874
Apéndice A: Parámetros híbridos: determinaciones gráficas y

ecuaciones de conversión (exactas y aproximadas) 879
A.1 Determinación gráfica de lah-Parámetros 879
A.2 Ecuaciones de conversión exacta 883
A.3 Ecuaciones de conversión aproximadas 883
Apéndice B: Cálculos de voltaje y factor de ondulación 885

B.1 Factor de ondulación del rectificador Voltaje de ondulación del condensador 885
B.2 Relación de filtro deVcorriente continuayVmetropara ondularr Relación deVr(rms) yV 886
B.3 metropara ondularr Relación que conecta el ángulo de conducción, el porcentaje de 887
B.4 ondulación yIcima-Icorriente continuapara circuitos de filtro de condensador- 888
B.5 rectificador
889
xviiiCONTENIDO Apéndice C: Gráficos y tablas 891
Apéndice D: Soluciones a problemas

impares seleccionados 893
Índice 901
7 Sesgo FET
-
OBJETIVOS DEL CAPÍTULO
- Ser capaz de realizar un análisis de CC de redes JFET, MOSFET y MESFET.

- Sea competente en el uso del análisis de línea de carga para examinar redes FET.
- Desarrolle confianza en el análisis de CC de redes con FET y BJT.
- Comprender cómo usar la curva de polarización de JFET universal para analizar las diversas
configuraciones de FET.
7.1 INTRODUCCIÓN
-
En el Capítulo 4 encontramos que los niveles de polarización para una configuración de
transistor de silicio se pueden obtener utilizando las ecuaciones características
aproximadasVSER=0,7 voltios,IC=BIB, y IC-Imi. El vínculo entre las variables de entrada y
salida lo proporcionaB,que se supone fijo en magnitud para el análisis a realizar. El hecho
de que beta sea una constante establece unalinealrelación entreICyIB. Duplicar el valor deI
Bduplicará el nivel deIC, y así.
Para el transistor de efecto de campo, la relación entre las cantidades de entrada y salida es no
linealdebido al término al cuadrado en la ecuación de Shockley. Las relaciones lineales dan como
resultado líneas rectas cuando se trazan en un gráfico de una variable frente a la otra, mientras que
las funciones no lineales dan como resultado curvas obtenidas para las características de transferencia
de un JFET. La relación no lineal entreIDyVSGpuede complicar el enfoque matemático para el análisis de
CC de las configuraciones FET. Un enfoque gráfico puede limitar las soluciones a una precisión de
décimas, pero es un método más rápido para la mayoría de los amplificadores FET. Dado que el
enfoque gráfico es, en general, el más popular, el análisis de este capítulo tendrá soluciones gráficas
en lugar de soluciones matemáticas.
Otra diferencia clara entre el análisis de transistores BJT y FET es que:
La variable de control para un transistor BJT es un nivel de corriente, mientras que para el FET, la
variable de control es un voltaje.
En ambos casos, sin embargo, la variable controlada en el lado de salida es un nivel de corriente que también
define los niveles de tensión importantes del circuito de salida.
422
Las relaciones generales que se pueden aplicar al análisis de cd de todos los amplificadores FET son SESGO FIJO 423
CONFIGURACIÓN
IGRAMO-0 un (7.1)
y ID=IS (7.2)
Para JFET y MOSFET y MESFET de tipo empobrecido, se aplica la ecuación de Shockley para
relacionar las cantidades de entrada y salida:
2
VSGB
ID=IDSSa1 - (7.3)
VPAGS
Para los MOSFET y MESFET de tipo mejorado, se aplica la siguiente ecuación:
ID=k(VSG-VT)2 (7.4)
Es particularmente importante darse cuenta de que todas las ecuaciones anteriores son para el
solo transistor de efecto de campo! No cambian con cada configuración de red siempre que el
dispositivo esté en la región activa. La red simplemente define el nivel de corriente y voltaje asociado
con el punto de operación a través de su propio conjunto de ecuaciones. En realidad, la solución de CC
de las redes BJT y FET es la solución de ecuaciones simultáneas establecidas por el dispositivo y la red.
La solución se puede determinar utilizando un enfoque matemático o gráfico, un hecho que se
demostrará con las primeras redes que se analicen. Sin embargo, como se señaló anteriormente, el
enfoque gráfico es el más popular para las redes FET y se emplea en este libro.
Las primeras secciones de este capítulo se limitan a los JFET y al enfoque gráfico del análisis.
Luego se examinará el MOSFET de tipo empobrecido con su mayor rango de puntos operativos,
seguido por el MOSFET de tipo mejorado. Finalmente, se investigan problemas de naturaleza de
diseño para probar completamente los conceptos y procedimientos presentados en el capítulo.
7.2 CONFIGURACIÓN DE BIAS FIJA

-
El más simple de los arreglos de polarización para elnorte-channel JFET aparece en la Fig. 7.1.
Conocida como la configuración de polarización fija, es una de las pocas configuraciones de FET que se
puede resolver de la misma manera usando un enfoque matemático o gráfico. Ambos métodos se
incluyen en esta sección para demostrar la diferencia entre los dos métodos y también para establecer
el hecho de que se puede obtener la misma solución usando cualquier enfoque.
HIGO. 7.1
Configuración de polarización fija.
424SESGADO DE FET La configuración de la figura 7.1 incluye los niveles de caVIyVoy los condensadores de acoplamiento (C1yC2
). Recuerde que los capacitores de acoplamiento son “circuitos abiertos” para el análisis de cd y bajas
impedancias (esencialmente cortocircuitos) para el análisis de ca. la resistenciaRGRAMOestá presente para
asegurar queVIaparece en la entrada del amplificador FET para el análisis de ca (Capítulo 8). Para el análisis de
cd,
IGRAMO-0 un
y VR=IGRAMORGRAMO= (0A)RGRAMO=0 V
GRAMO
La caída de cero voltios a travésRGRAMOpermisos de reemplazoRGRAMOpor un equivalente de cortocircuito, como

aparece en la red de la figura 7.2, específicamente redibujada para el análisis de cd.
El hecho de que el terminal negativo de la batería esté conectado directamente al potencial positivo
definido deVSGrevela claramente que la polaridad deVSGes directamente opuesta a la deVGG. La aplicación de
la ley de voltaje de Kirchhoff en el sentido de las agujas del reloj del bucle indicado de la figura 7.2 da como
resultado
- VGG-VSG=0
y VSG= -VGG (7.5)

Ya queVGGes un suministro de CC fijo, el voltajeVSGtiene una magnitud fija, lo que da como resultado la designación
"configuración de polarización fija".
El nivel resultante de corriente de drenajeIDahora está controlado por la ecuación de Shockley:
V 2
ID=IDSSa1 -SGB
VPAGS
HIGO. 7.2
Ya queVSGes una cantidad fija para esta configuración, su magnitud y signo pueden simplemente
Red para análisis de corriente continua.
sustituirse en la ecuación de Shockley y el nivel resultante deIDcalculado. Este es uno de los pocos
casos en los que una solución matemática para una configuración FET es bastante directa.
Un análisis gráfico requeriría un gráfico de la ecuación de Shockley como se muestra en la figura
7.3. Recuerda que elegirVSG=VPAGS>2 resultará en una corriente de drenaje deIDSS>4 al trazar la
ecuación. Para el análisis de este capítulo, los tres puntos definidos porIDSS,VPAGS, y la intersección que
acabamos de describir será suficiente para trazar la curva.
ID(mamá) ID(mamá)
IDSS IDSS
Dispositivo
La red
q-punto
(solución)
IDQ
IDSS
4
0 VSG 0 VSG
VGSQ = –VGG
VPAGS VPAGS VPAGS
HIGO. 7.4
HIGO. 7.3
Trazado de la ecuación de Shockley.
Encontrar la solución para el sesgo fijo
configuración.
En la Fig. 7.4, el nivel fijo deVSGse ha superpuesto como una línea vertical enVSG= -VGG. En
cualquier punto de la línea vertical, el nivel deVSGes -VGG-el nivel deIDsimplemente debe
determinarse en esta línea vertical. El punto donde las dos curvas se cruzan es la solución
común a la configuración, comúnmente conocida como lainactivoopunto de operación. el
subíndiceqse aplicará a la corriente de drenaje y al voltaje de puerta a fuente para identificar
sus niveles en elq-punto. Nótese en la Fig. 7.4 que el nivel de reposo deIDse determina trazando
una línea horizontal desde elq-señalar la verticalIDeje. Es importante darse cuenta
que una vez construida y en funcionamiento la red de la figura 7.1, los niveles de cd deIDyVSG SESGO FIJO 425
que serán medidos por los metros de la Fig. 7.5 son los valores de reposo definidos por la Fig. 7.4. CONFIGURACIÓN
IDQ
VDD Amperímetro
RD
VGSQ
Voltímetro
GRAMO
– S
VGG
+
HIGO. 7.5
Medición de los valores de reposo de IDy VSG.
El voltaje de drenaje a fuente de la sección de salida se puede determinar aplicando la ley de

voltaje de Kirchhoff de la siguiente manera:
+ VSD+IDRD-VDD=0
y VSD=VDD-IDRD (7.6)
Recuerde que los voltajes de un solo subíndice se refieren al voltaje en un punto con respecto a tierra. Para la
configuración de la Fig. 7.2,
VS=0 V (7.7)
Usando la notación de doble subíndice, tenemos
VSD=VD-VS
o VD=VSD+VS=VSD+0 V
y VD=VSD (7.8)
Además, VSG=VGRAMO-VS
o VGRAMO=VSG+VS=VSG+0 V
y VGRAMO=VSG (7.9)
El hecho de queVD=VSDyVGRAMO=VSGes bastante obvio por el hecho de queVS=0 V, pero las

derivaciones anteriores se incluyeron para enfatizar la relación que existe entre la notación de
subíndice doble y subíndice simple. Dado que la configuración requiere dos suministros de CC,
su uso es limitado y no se incluirá en la próxima lista de las configuraciones de FET más
comunes.
426SESGADO DE FET
EJEMPLO 7.1 Determine lo siguiente para la red de la figura 7.6:
un.VSGq. 16 voltios
B.ID. q
C.VSD.
D.VD. 2 kΩ
mi.VGRAMO.
F.VS.
D
GRAMO IDSS=10mA
+ VPAGS= –8 voltios
VSG
1 MΩ – S
–
2 voltios
HIGO. 7.6
Ejemplo 7.1.
Solución:
Enfoque Matemático
un.VSG q = -VGG= -2 voltios
2 2
VSG B - 2V
B.IDq =IDSSa1 - =10mAa1 - B
VPAGS - 8 voltios
=10mA(1 - 0,25)2= 10mA(0,75)2= 10mA(0,5625) =

5,625mA
C.VSD=VDD-IDRD=16 V - (5.625 mA)(2 k-) =16 V -
11,25 V =4,75 voltios
D.VD=VSD=4,75 voltios
mi.VGRAMO=VSG= -2 voltios
F.VS=0 V
Enfoque gráficoLa curva de Shockley resultante y la línea vertical enVSG= -2 V se

proporcionan en la Fig. 7.7. Ciertamente es difícil leer más allá del segundo lugar sin
ID(mamá)
IDSS=10mA
9
8
7
6
q-punto ID=5,6 mA
q
5
4
3 IDSS =2,5 mA
2 4
– 8 –7 –6 –5 –4 –3 –2 –1 VPAGS= –8 0 VSG
voltios VPAGS= –4 voltios
VSG=q –VGG= –2 voltios
2
HIGO. 7.7
Solución gráfica para la red de la Fig. 7.6.
aumentando significativamente el tamaño de la figura, pero una solución de 5,6 mA del gráfico de la figura AUTOESTIMA 427
7.7 es bastante aceptable. CONFIGURACIÓN
un. Por lo tanto,
VSG=q -VGG= -2 voltios

B.ID=5,6
q
mA
C.VSD=VDD-IDRD=16 V - (5,6 mA)(2 k-) =16 V - 11,2
V =4,8 voltios
D.VD=VSD=4,8 voltios
mi.VGRAMO=VSG= -2 voltios
F.VS=0 V
Los resultados confirman claramente el hecho de que los enfoques matemáticos y gráficos
generan soluciones bastante cercanas.
7.3 CONFIGURACIÓN DE AUTOBIAS

-
La configuración de autopolarización elimina la necesidad de dos suministros de CC. El voltaje controlador de
puerta a fuente ahora está determinado por el voltaje a través de una resistenciaRSintroducido en el tramo
fuente de la configuración como se muestra en la Fig. 7.8.
HIGO. 7.8
Configuración de autopolarización de JFET.
Para el análisis de cd, los capacitores pueden reemplazarse nuevamente por “circuitos abiertos” y la
resistenciaRGRAMOreemplazado por un equivalente de cortocircuito ya queIGRAMO=0 A. El resultado es la red de
la figura 7.9 para el importante análisis de cd.
La corriente a travésRSes la fuente actualIS, peroIS=IDy
VR=S IDRS
Para el circuito cerrado indicado de la figura 7.9, encontramos que
- VSG-VR=0 S
y VSG= -VRS
HIGO. 7.9
Análisis DC del autosesgo
o VSG= -IDRS (7.10) configuración.
Nótese en este caso queVSGes una función de la corriente de salidaIDy no fijo en magnitud como
ocurrió para la configuración de polarización fija.
La ecuación (7.10) está definida por la configuración de la red, y la ecuación de Shockley relaciona
las cantidades de entrada y salida del dispositivo. Ambas ecuaciones relacionan las mismas dos
variables, IDyVSG, que permite una solución matemática o gráfica.
428SESGADO DE FET Se podría obtener una solución matemática simplemente sustituyendo la Ec. (7.10) en la
ecuación de Shockley como sigue:
2
VSGB
ID=IDSSa1 -
VPAGS
- ID R2
=IDSSa1 - SB
VPAGS
IDR2
o ID=IDSSa1 + SB
VPAGS
Realizando el proceso de elevación al cuadrado indicado y reordenando términos, obtenemos una ecuación
de la siguiente forma:
ID2 +k1ID+k2= 0
La ecuación cuadrática puede entonces ser resuelta para la solución apropiada paraID.
La secuencia anterior define el enfoque matemático. El enfoque gráfico requiere que primero
establezcamos las características de transferencia del dispositivo como se muestra en la figura 7.10.
Dado que la Ec. (7.10) define una línea recta en el mismo gráfico, identifiquemos ahora dos puntos en
el gráfico que están en la línea y simplemente dibujemos una línea recta entre los dos puntos. La
condición más obvia para aplicar esID=0 A ya que resulta enVSG= -IDRS= (0A)RS=0 V. Para la ecuación.
(7.10), por lo tanto, un punto en la línea recta está definido porID=0 A y VSG=0 V, como se muestra en la
figura 7.10.
IDSS
4
VSG=0 voltios,ID=0 un (VSG= –IDRS)
VPAGS
HIGO. 7.10
Definición de un punto en la línea de autopolarización.
El segundo punto de la Ec. (7.10) requiere que un nivel deVSGoIDelegirse y el nivel

correspondiente de la otra cantidad determinarse usando la ecuación. (7.10). Los niveles
resultantes deIDyVSGluego definirá otro punto en la línea recta y permitirá el dibujo de la
línea recta. Supongamos, por ejemplo, que elegimos un nivel deIDigual a la mitad del nivel
de saturación. Es decir,
I
ID=DSS
2
IDSSRS
Luego VSG= -IDRS= -
2
El resultado es un segundo punto para el gráfico de línea recta como se muestra en la figura 7.11. La
línea recta definida por la Ec. Luego se dibuja (7.10) y se obtiene el punto de reposo en la intersección
del gráfico de línea recta y la curva característica del dispositivo. Los valores de reposo deIDy VSGluego
se puede determinar y usar para encontrar las otras cantidades de interés.
El nivel deVSDse puede determinar aplicando la ley de voltaje de Kirchhoff al circuito de
salida, con el resultado de que
VRS + VSD+VR D
- VDD =0
y VSD=VDD-VRS - VRD =VDD - ISSR - ID RD
ID AUTOESTIMA 429
CONFIGURACIÓN
IDSS
IDSS
2
q-punto
IDq
VPAGS
VGSQ 0 VSG
_ IDSSRS
VSG= 2
HIGO. 7.11
Esbozar la línea de autopolarización.
pero ID=IS
y VSD=VDD-ID(RS+RD) (7.11)
Además,
VS=IDRS (7.12)
VGRAMO=0 V (7.13)
y VD=VSD+VS=VDD-VRD (7.14)

un.VSGq.
B.ID. q
C.VSD.
RD
D.VS.
mi.VGRAMO.
F.VD.
RGRAMO
HIGO. 7.12
Ejemplo 7.2.
Solución:
un. El voltaje de puerta a fuente está determinado por
VSG= -IDRS
ElegirID=4 mA, obtenemos
VSG= -(4 mA)(1 k-) = -4 V
El resultado es la gráfica de la figura 7.13 definida por la red.
430SESGADO DE FET ID(mamá)
ID=8mA,VSG= –8 voltios
8
7
ID=4mA,VSG= –4V
6
La red
5
4
3
2
1 VSG=0 voltios,ID=0mA
– 8 –7 –6 –5 –4 –3 –2 –1 0 VSG(V)
HIGO. 7.13
Dibujar la línea de autopolarización para la red de la figura 7.12.
Si por casualidad elegimosID=8 mA, el valor resultante deVSGsería -8 V, como se muestra

en el mismo gráfico. En cualquier caso, resultará la misma línea recta, demostrando
claramente que cualquier valor apropiado deIDse puede elegir siempre que el valor
correspondiente deVSGcomo se determina por la Ec. (7.10) se emplea. Además, tenga en
cuenta que el valor deVSGpodría ser elegido y el valor deIDdeterminada gráficamente.
Para la ecuación de Shockley, si elegimosVSG=VPAGS>2 = -3 V, encontramos que ID=IDSS>4 = 8
mA>4 = 2 mA, y se obtendrá la gráfica de la figura 7.14, que representa las características del
dispositivo. La solución se obtiene superponiendo las características de la red definidas por la
figura 7.13 sobre las características del dispositivo de la figura 7.14 y encontrando el punto de
intersección de las dos como se indica en la figura 7.15. El punto de operación resultante da como
resultado un valor de reposo del voltaje de puerta a fuente de
VSG=q -2,6 V
ID(mamá)
8
7
6
5
4
3
q-punto IDQ= 2,6 mA
2
1
– 6 –5 –4 –3 –2 –1 0 VSG(V)
VSGq= –2,6 V
HIGO. 7.14 HIGO. 7.15

Esbozar las características del dispositivo para el Determinación del punto Q para la red de
JFET de la figura 7.12. Figura 7.12.
B. En el punto de reposo
IDq =2,6 mA
C. ecuación (7.11):VSD=VDD-ID(RS+RD)
=20 V - (2,6 mA)(1 k- + 3,3 k-) =20 V
- 11,18 V =8,82 voltios
D. ecuación (7.12): VS=IDRS DIVISOR DE VOLTAJE 431
SESGADO
= (2,6 mA)(1 k-) =
2,6 V
mi. ecuación (7.13): VGRAMO=0 V
F. ecuación (7.14): VD=VSD+VS=8,82 V + 2,6 V =11,42 voltios
o VD=VDD-IDRD=20 V - (2,6 mA)(3,3 k-) =11,42 voltios
EJEMPLO 7.3Encuentre el punto de reposo para la red de la figura 7.12 si:
un.RS=100 -.
B.RS=10 k-.
Solución:Ambas cosasRS-100 - yRS-10 k- se trazan en la figura 7.16.

un. ParaRS-100 -:
IDq - 6,4 mA
y de la ecuación. (7.10),
VSGq - - 0,64 V
B. ParaRS=10 k-
VSGq - - 4,6 V
y de la ecuación. (7.10),
IDq - 0,46mA
En particular, tenga en cuenta cómo los niveles más bajos deRSacerque la línea de carga de la red a la ID
eje, mientras que el aumento de los niveles deRSacerque la línea de carga a laVSGeje.
ID(mamá)
8
RS=100 ohmios 7
ID=4mA,VSG= –0,4 V q-punto I DQ≅6,4 mA
6
5
4
RS=10 kΩ
VSG= –4 voltios,ID=0,4 mA 3
2
q-punto 1
– 6 –5 –4 –3 –2 –1 0 VSG(V)
VSGq≅–4,6 V
HIGO. 7.16
Ejemplo 7.3.
-
7.4 POLARIZACIÓN DEL DIVISOR DE VOLTAJE
El arreglo de polarización del divisor de voltaje que se aplica a los amplificadores de transistor BJT también se
aplica a los amplificadores FET, como se muestra en la figura 7.17. La construcción básica es exactamente la
misma, pero el análisis de cd de cada uno es bastante diferente.IGRAMO=0 A para amplificadores FET, pero la
magnitud deIBpara amplificadores BJT de emisor común puede afectar los niveles de CC de corriente y voltaje
tanto en los circuitos de entrada como de salida. Recordar queIBproporciona el enlace entre los circuitos de
entrada y salida para la configuración del divisor de voltaje BJT, mientras queVSGhace lo mismo para la
configuración FET.
432SESGADO DE FET
GRAMO
HIGO. 7.17
Disposición de polarización del divisor de voltaje.
La red de la figura 7.17 se vuelve a dibujar como se muestra en la figura 7.18 para el análisis de cd.
Tenga en cuenta que todos los condensadores, incluido el condensador de derivaciónCS, han sido
reemplazados por un equivalente de "circuito abierto" en la figura 7.18b. Además, la fuenteVDDse
separó en dos fuentes equivalentes para permitir una mayor separación de las regiones de entrada y
salida de la red. Ya queIGRAMO=0 A, la ley actual de Kirchhoff requiere queIR1
=IR,y2 la serie
circuito equivalente que aparece a la izquierda de la figura se puede utilizar para encontrar el nivel deVGRAMO. El
voltajeVGRAMO, igual al voltaje a travésR2, se puede encontrar usando la regla del divisor de voltaje y la figura 7.18a de
la siguiente manera:
R2VDD
VGRAMO= (7.15)
R1+R2
VDD VDD VDD
RD
R1 R1
D ID
IGRAMO≅0 un
GRAMO
VGRAMO
+
+ + VSG –S IS
R2 R2 VGRAMO
+
VRS RS
– –
–
(a) (B)
HIGO. 7.18
Red redibujada de la figura 7.17 para análisis de cd.
Al aplicar la ley de voltaje de Kirchhoff en el sentido de las agujas del reloj al bucle indicado de la figura
7.18 se obtiene
VGRAMO-VSG-VR=0
S
y VSG=VGRAMO-VRS
SustituyendoVSR=ISRS=IDRS, tenemos DIVISOR DE VOLTAJE433
SESGADO
VSG=VGRAMO-IDRS (7.16)
El resultado es una ecuación que continúa incluyendo las mismas dos variables que aparecen en la
ecuación de Shockley:VSGyID. Las cantidadesVGRAMOyRSson fijados por la construcción de la red. La
ecuación (7.16) sigue siendo la ecuación de una línea recta, pero el origen ya no es un punto en el
trazado de la línea. El procedimiento para trazar la Ec. (7.16) no es difícil y se procederá como sigue.
Dado que cualquier línea recta requiere dos puntos para definirse, primero usemos el hecho de que
en cualquier parte del eje horizontal de la figura 7.19 la corrienteID=0 mA. Si por lo tanto
seleccionamosIDpara ser 0 mA, en esencia estamos afirmando que estamos en algún lugar en el eje
horizontal. La ubicación exacta se puede determinar simplemente sustituyendoID=0 mA en la
ecuación. (7.16) y encontrando el valor resultante deVSGcomo sigue:
VSG=VGRAMO-IDRS
=VGRAMO- (0mA)RS
y VSG=VGRAMO0ID=0mA (7.17)
El resultado especifica que cada vez que graficamos la Ec. (7.16), si elegimosID=0 mA, el valor deVSG
porque la trama seráVGRAMOvoltios El punto recién determinado aparece en la figura 7.19.
IDQ
VGSQ
HIGO. 7.19
Esbozar la ecuación de red para la configuración del divisor de tensión.
Para el otro punto, empleemos ahora el hecho de que en cualquier punto sobre el eje verticalVSG=0 V y
resolver para el valor resultante deID:
VSG=VGRAMO-IDRS
0 V =VGRAMO-IDRS
y ID= (7.18)
VGRAMO`
RS VSG=0 V
El resultado especifica que cada vez que graficamos la Ec. (7.16), siVSG=0 V, el nivel deIDestá
determinada por la ecuación. (7.18). Esta intersección también aparece en la Fig. 7.19.
Los dos puntos definidos anteriormente permiten dibujar una línea recta para representar la
ecuación. (7.16). La intersección de la línea recta con la curva de transferencia en la región a la
izquierda del eje vertical definirá el punto de operación y los niveles correspondientes deIDyVSG.
Dado que la intersección en el eje vertical está determinada porID=VGRAMO>RSyVGRAMOes fijado por
la red de entrada, aumentando los valores deRSreducirá el nivel deIDintersección como
434SESGADO DE FET
HIGO. 7.20
Efecto de RSen el punto Q resultante.
se muestra en la figura 7.20. Es bastante obvio a partir de la figura 7.20 que:
Valores crecientes de RSdan como resultado valores de reposo más bajos de IDy valores decrecientes de V
SG.
Una vez que los valores de reposoq

deIDyVSGqse determinan, el análisis de red restante se
puede realizar de la manera habitual. Es decir,
VSD=VDD-ID(RD+RS) (7.19)
VD=VDD-IDRD (7.20)
VS=IDRS (7.21)
VDD
IR1 =IR2 = (7.22)
R1+R2

un.IDq yVSG. q
B.VD.
C.VS.
D.VSD.
mi.Vdirector general. RD
R1
D
C1 C2
GRAMO
R2
RS CS
HIGO. 7.21
Ejemplo 7.4.
Solución: DIVISOR DE VOLTAJE 435
SESGADO
un. Para las características de transferencia, siID=IDSS>4 = 8 mA>4 = 2 mA, entoncesVSG= VPAGS>2
= -4 V>2 = -2 V. La curva resultante que representa la ecuación de Shockley aparece en la
figura 7.22. La ecuación de la red está definida por
R2VDD
VGRAMO=
R1+R2
(270 k-)(16 V)
=
2,1 M- + 0,27 M-
=1,82 voltios
y VSG=VGRAMO-IDRS
=1,82 voltios-ID(1.5 k-)
ID(mamá)
8(IDSS)
7
6
5
4
3
q-punto I=D 2,4 mA
2 q
ID=1,21 mA(VSG=0 V)
1
– 4 –3 –2 –1 0 1 2 3
(VPAGS) VSG=–1,8 voltios VGRAMO=1,82 voltios
q
(ID=0mA)
HIGO. 7.22
Determinación del punto Q para la red de la figura 7.21.
CuándoID=0 ma,
VSG= +1,82 voltios
CuándoVSG=0 voltios,
1,82 voltios
ID= =1,21 mA
1.5 k-
La línea de polarización resultante aparece en la figura 7.22 con valores de reposo de
IDq =2,4 mA
y VSGq = -1,8 voltios
B.VD=VDD-IDRD
=16 V - (2,4 mA)(2,4 k-) =10,24
voltios
C.VS=IDRS= (2,4 mA)(1,5 k-) =3,6 V
D.VSD=VDD-ID(RD+RS)
=16 V - (2,4 mA)(2,4 k- + 1,5 k-) =6,64
voltios
oVSD=VD-VS=10,24 V - 3,6 V
=6,64 voltios
436SESGADO DE FET mi. Aunque rara vez se solicita, el voltajeVdirector generalse puede determinar fácilmente usando
Vdirector general=VD-VGRAMO
=10,24 V - 1,82 V =
8,42 voltios
7.5 CONFIGURACIÓN DE PUERTA COMÚN

-
La siguiente configuración es una en la que la terminal de puerta está conectada a tierra y la señal de entrada
generalmente se aplica a la terminal de fuente y la señal de salida se obtiene en la terminal de drenaje, como se
muestra en la figura 7.23a. La red también se puede dibujar como se muestra en la figura 7.23b.
VDD
ID
RD
C2 IDSS
D Vo VPAGS
C1 C2
S D
GRAMO
IDSS VI Vo
VPAGS
S VI RS GRAMO RD
C1
RS
– +
VSS
+ – VDD
VSS
(a) (B)
HIGO. 7.23
Dos versiones de la configuración de puerta común.
La ecuación de la red se puede determinar utilizando la figura 7.24.

La aplicación de la ley de voltaje de Kirchhoff en la dirección que se muestra en la figura 7.24 dará como resultado
- VSG-ISRS+VSS=0
y VSG=VSS-ISRS
pero IS=ID
entonces VSG=VSS-IDRS (7.23)
Aplicando la condiciónID=0 mA a la ecuación. 7.23 resultará en

VSG=VSS- (0)RS
y VSG=VSS0ID=0mA (7.24)
HIGO. 7.24
Determinación de la ecuación
de red para la configuración de
Aplicando la condiciónVSG=0 V a la ecuación. 7.23 resultará en
Figura 7.23. 0 =VSS-IDRS
VSS`
y ID= (7.25)
RS VSG=0 V
La línea de carga resultante aparece en la figura 7.25 intersectando la curva de transferencia para el JFET como se
muestra en la figura.
La intersección resultante define la corriente de operaciónIDq y voltajeVDporq la red-
funcionan como también se indica en la red.
ID(mamá) PUERTA COMÚN 437
IDSS CONFIGURACIÓN
q-punto ID q
VSS
ID= RS
VPAGS 0
VGSQ VSS
(ID=0mA)
HIGO. 7.25
Aplicando la ley de voltaje de Kirchhoff alrededor del bucle que contiene las dos fuentes, el JFET y
las resistenciasRDyRSen la figura 7.23a y la figura 7.23b dará como resultado
+ VDD-IDRD-VSD-ISRS+VSS=0
SustituyendoIS=IDtenemos
+ VDD+VSS-VSD-ID(RD+RS) = 0
así que eso VSD=VDD+VSS-ID(RD+RS) (7.26)
con VD=VDD-IDRD (7.27)
y VS= -VSS+IDRS (7.28)
EJEMPLO 7.5Determine lo siguiente para la configuración de puerta común de la figura 7.26:
un.VSGq
B.IDq
C.VD
D.VGRAMO
mi.VS
F.VSD
RD
C2
C1
RS
HIGO. 7.26
Ejemplo 7.5.
438SESGADO DE FET Solución:AunqueVSSno está presente en esta configuración de puerta común, las ecuaciones
derivadas anteriormente aún se pueden usar simplemente sustituyendoVSS=0 V en cada ecuación en
la que aparece.
un. Para las características de transferencia Eq. 7.23 se convierte en
VSG=0 -IDRS
y VSG= -IDRS
Para esta ecuación, el origen es un punto en la línea de carga, mientras que el otro debe
determinarse en algún punto arbitrario. ElegirID=6 mA y resolviendo paraVSGdará como
resultado lo siguiente:
VSG= -IDRS= -(6 mA)(680 -) = -4,08 V
como se muestra en la figura 7.27.
ID(mamá)
12IDSS
11
10
9
8
7
6
5
4
q-punto ID≅3,8 mA
q
3
2
1
– 6 –5 –4 –3 –2 –1 VPAGS 0
VSGq≅–2,6 V
HIGO. 7.27
La curva de transferencia del dispositivo se dibuja utilizando
IDSS= 12mA
ID= =3 mA (enVPAGS>2)
4 4
y VSG-0.3VPAGS=0,3(-6 V) = -1,8 V (enID=IDSS>2)
La solución resultante es:
VSGq - - 2,6 V
B. De la figura 7.27,
IDq - 3,8 mA
C.VD=VDD-IDRD
=12 V - (3,8 mA)(1,5 k-) = 12 V - 5,7 V =6,3 V
D.VGRAMO=0 V
mi.VS=IDRS= (3,8 mA)(680 -) =2,58
voltios
F.VSD=VD-VS
=6,3 V - 2,58 V =
3,72 voltios
7.6 CASO ESPECIAL:VSGq - 0V TIPO DE AGOTAMIENTO439
- MOSFET
Una red de valor práctico recurrente debido a su relativa simplicidad es la configuración de la figura 7.28.
Tenga en cuenta que la conexión directa de los terminales de puerta y fuente a tierra resulta enVSG=0 V.
Especifica que para cualquier condición de CC, el voltaje de puerta a fuente debe ser de cero voltios. Esto
resultará en una línea de carga vertical enVSG =0 V como se muestra en la figura 7.29.
q
ID
VDD
q-puntoIDSS
RD
D
GRAMO
IDSS
+ VPAGS
VSGq
–
= línea de carga 0V
VSG S
VPAGS 0 VSG
HIGO. 7.28 HIGO. 7.29

Caso especial VSGq =0 V Hallar el punto Q para la red de la figura 7.28.
configuración.
Dado que la curva de transferencia de un JFET cruzará el eje vertical enIDSSla corriente de drenaje
de la red se establece en ese nivel.
Por lo tanto, ID=

q IDSS
(7.29)
Aplicando la ley de voltaje de Kirchhoff:
VDD-IDRD-VSD=0
y VSD=VDD-IDRD (7.30)
con VD=VSD (7.31)
y VS=0 V (7.32)
7.7 MOSFET DE TIPO AGOTAMIENTO

-
Las similitudes en apariencia entre las curvas de transferencia de los JFET y los MOSFET de tipo empobrecido
permiten un análisis similar de cada uno en el dominio de CC. La principal diferencia entre los dos es el hecho
de que los MOSFET de tipo empobrecido permiten puntos de operación con valores positivos deVSGy niveles
deIDque superanIDSS. De hecho, para todas las configuraciones discutidas hasta ahora, el análisis es el mismo
si el JFET se reemplaza por un MOSFET de tipo empobrecido.
La única parte indefinida del análisis es cómo trazar la ecuación de Shockley para valores positivos
deVSG. ¿Qué tan lejos en la región de valores positivos deVSGy valores deIDmas grande que IDSS¿Tiene
que extenderse la curva de transferencia? Para la mayoría de las situaciones, este rango requerido
estará bastante bien definido por los parámetros MOSFET y la línea de polarización resultante de la
red. Unos pocos ejemplos revelarán el efecto del cambio de dispositivo en el análisis resultante.
EJEMPLO 7.6 Para elnorte-MOSFET de tipo empobrecimiento de canal de la figura 7.30, determine:
un.IDq yVSG. q
B.VSD.
440SESGADO DE FET
RD
R1
C2
D Vo
GRAMO
VI
C1
S
R2
RS
HIGO. 7.30
Ejemplo 7.6.
Solución:
un. Para las características de transferencia, un punto de la trama se define porID=IDSS>4 = 6 mA>4 = 1,5 mA
yVSG=VPAGS>2 = -3 V>2 = -1,5 V. Considerando el nivel deVPAGSy el hecho de que la ecuación de Shockley
define una curva que crece más rápidamente a medida queVSGse vuelve más positivo, se definirá un
punto de la trama enVSG= +1 V. Sustituyendo en la ecuación de Shockley se obtiene
V 2
ID=IDSSa1 -SGB
VPAGS
+ 1 V2 12
=6mAa1 - segundo =6mAa1 +segundo =6mA (1.778)
- 3V 3
=10,67 mA
La curva de transferencia resultante aparece en la figura 7.31. Procediendo como se describe para los JFET,
tenemos
10 M-(18 V)
ecuación (7.15):VGRAMO= =1,5 V
10 M- + 110 M-
ecuación (7.16):VSG=VGRAMO-IDRS=1,5 V -ID(750 -)
HIGO. 7.31
AjusteID=0 mA da como resultado TIPO DE AGOTAMIENTO 441
MOSFET
VSG=VGRAMO=1,5 V
AjusteVSG=rendimientos de 0 V
VGRAMO 1,5 V
ID= = =2mA
RS 750 -
Los puntos de la gráfica y la línea de polarización resultante aparecen en la figura 7.31. El punto de operación resultante
está dado por
IDq =3,1 mA
VSGq = -0,8 V
B. ecuación (7.19):
VSD=VDD-ID(RD+RS)
=18 V - (3,1 mA)(1,8 k- + 750 -)
- 10,1 voltios
EJEMPLO 7.7Repita el Ejemplo 7.6 conRS=150 -.

Solución:
un. Los puntos de la gráfica son los mismos para la curva de transferencia, como se muestra en la figura 7.32. Para la línea de polarización,
VSG=VGRAMO-IDRS=1,5 V -ID(150 -)
AjusteID=0 mA da como resultado
VSG=1,5 V
AjusteVSG=rendimientos de 0 V
VGRAMO 1,5 V
ID= = =10mA
RS 150 -
HIGO. 7.32
Ejemplo 7.7.
La línea de polarización se incluye en la figura 7.32. Tenga en cuenta en este caso que el punto de reposo da
como resultado una corriente de drenaje que excedeIDSS, con un valor positivo paraVSG. El resultado es
IDq =7,6 mA
VSGq = 0,35 V
B. ecuación (7.19):
VSD=VDD-ID(RD+RS)
=18 V - (7,6 mA)(1,8 k- + 150 -) =3,18
voltios
442SESGADO DE FET
un.IDq yVSG. q
B.VD.
20 voltios
RD 6,2 kΩ
C2
D Vo
IDSS=8mA
GRAMO
VI VPAGS= –8 voltios
C1 S
RGRAMO 1 MΩ RS 2,4 kΩ
HIGO. 7.33
Ejemplo 7.8.
Solución:
un. La configuración de autopolarización da como resultado
VSG= -IDRS
como se obtuvo para la configuración JFET, estableciéndose el hecho de queVSGdebe ser inferior a
0 V. Por lo tanto, no es necesario trazar la curva de transferencia para valores positivos de VSG,
aunque se hizo en esta ocasión para completar las características del traspaso. Un punto de la
gráfica para las características de transferencia paraVSG60 V es
IDSS 8mA
ID= = =2mA
4 4
VPAGS= - 8 voltios
y VSG= = -4 voltios
2 2
y paraVSG70 V, ya queVPAGS= -8 V, elegiremos
VSG= +2 voltios
2 2
VSG segundo =8mAa1 - V +2V
y ID=IDSSa1 - PAGS B
- 8 voltios
=12,5 mA
La curva de transferencia resultante aparece en la figura 7.34. Para la línea de polarización
de la red, en VSG=0 voltios,ID=0 mA. ElegirVSG= -6 V da
VSG - 6V
ID= - =- =2,5 mA
RS 2.4 k-
La resultanteq-punto está dado por
IDq =1,7 mA
VSGq = -4,3 V
B.VD=VDD-IDRD
=20 V - (1,7 mA)(6,2 k-) =9,46
voltios
El ejemplo a seguir emplea un diseño que también se puede aplicar a los transistores JFET. A
primera vista, parece bastante simplista, pero de hecho, a menudo causa cierta confusión cuando se
analiza por primera vez debido al punto especial de operación.
TIPO DE MEJORA 443
MOSFET
HIGO. 7.34
EJEMPLO 7.9DeterminarVSDpara la red de la figura 7.35.
Solución:La conexión directa entre la puerta y los terminales fuente requiere que
VSG=0 V +
IDSS=10 A
metro
Ya queVSGse fija en 0 V, la corriente de drenaje debe serIDSS(por definición). En otras palabras, VSD VPAGS= –4 voltios
VSGq =0 V –
y IDq =10mA
Por lo tanto, no hay necesidad de dibujar la curva de transferencia, y
VD=VDD-IDRD=20 V - (10 mA)(1,5 k-)

=20 V - 15 V
=5 voltios HIGO. 7.35
Ejemplo 7.9.
7.8 MOSFET DE TIPO MEJORADO

-
Las características de transferencia del MOSFET de tipo mejorado son bastante diferentes de las
encontradas para el JFET y los MOSFET de tipo empobrecido, lo que da como resultado una solución
gráfica bastante diferente de las de las secciones anteriores. En primer lugar, recordar que para el
norteMOSFET tipo mejora de canal, la corriente de drenaje es cero para niveles de voltaje de puerta a
fuente menores que el nivel de umbralVSG(J), como se muestra en la figura 7.36. Para niveles de VSGmas
grande queVSG(J), la corriente de drenaje está definida por
ID=k(VSG-VSG(J))2 (7.33)
Dado que las hojas de especificaciones suelen proporcionar el voltaje de umbral y un nivel de corriente de
drenaje (ID(en)) y su correspondiente nivel deVSG(en), dos puntos se definen inmediatamente como se muestra
en la figura 7.36. Para completar la curva, la constantekde la ecuación (7.33) debe determinarse a partir de los
datos de la hoja de especificaciones sustituyendo en la ecuación. (7.33) y resolviendo parakcomo sigue:
ID=k(VSG-VSG(J))2
ID(en)=k(VSG(en)-VSG(J))2
444SESGADO DE FET ID(mamá)
ID2
ID=k(VSG–VSG(J))2
ID(en)
ID1
VSG(J) VSG1 VSG2 VSG

ID=0mA VSG(en)
HIGO. 7.36
Características de transferencia de un MOSFET tipo mejora de canal n.
ID(en)
y k= (7.34)
(VSG(en)-VSG(J))2
Una vezkse define, otros niveles deIDpuede determinarse para los valores elegidos deVSG. Por lo
general, un punto entreVSG(J)yVSG(en)y uno apenas mayor queVSG(en)proporcionará un número
suficiente de puntos para trazar la ecuación. (7.33) (notaID1
yIDen la
2
figura 7.36).
Disposición de polarización de retroalimentación
En la figura 7.37 se proporciona un arreglo de polarización popular para los MOSFET de tipo mejorado. la
resistenciaRGRAMOtrae un voltaje adecuadamente grande a la puerta para encender el MOSFET. Ya que I
GRAMO=0 ma,VR=0 V y la red equivalente de cd aparece como se muestra en la figura 7.38.
GRAMO
IGRAMO=0 un
RGRAMO
C2
C1
HIGO. 7.37 HIGO. 7.38

Disposición de polarización de retroalimentación. CC equivalente de la
red de la figura 7.37.
Ahora existe una conexión directa entre el drenaje y la compuerta, lo que resulta en
VD=VGRAMO
y VSD=VSG (7.35)
Para el circuito de salida,
VSD=VDD-IDRD
que se convierte en lo siguiente después de sustituir la Ec. (7.27): TIPO DE MEJORA 445
MOSFET
VSG=VDD-IDRD (7.36)
El resultado es una ecuación que relacionaIDparaVSG, permitiendo la trama de ambos en el mismo conjunto
de ejes.
Dado que la Ec. (7.36) es el de una línea recta, se puede emplear el mismo procedimiento descrito
anteriormente para determinar los dos puntos que definirán el gráfico en el gráfico. Sustituyendo ID=0
mA en la ecuación. (7.36) da
VSG=VDD0ID=0mA (7.37)
SustituyendoVSG=0 V en la ecuación. (7.36), tenemos
VDD`
ID= (7.38)
RD VSG=0 V
Las parcelas definidas por las Ecs. (7.33) y (7.36) aparecen en la figura 7.39 con el punto de operación
resultante.
HIGO. 7.39
EJEMPLO 7.10DeterminarIDq yVSD q

para el MOSFET de tipo mejorado de la figura 7.40.
RD
RGRAMO
C2
C1
GRAMO
HIGO. 7.40
Ejemplo 7.10.
446SESGADO DE FET Solución:
Trazado de la curva de transferencia Dos puntos se definen inmediatamente como se muestra en la figura 7.41.
Resolviendo parak, obtenemos
ID(en)
ecuación (7.34): k=
(VSG(en)-VSG(J))2
6mA 6 * 10-3
= = A>V2
(8 V - 3 V)2 25
=0.24:10-3A,V2
VSG=10 voltios,ID=11,76 mA
ID(en)
VSG=6 voltios,ID=2,16 mA
VSG(J) VSG(en)
HIGO. 7.41
Trazado de la curva de transferencia para el MOSFET de la figura 7.40.
ParaVSG=6 V (entre 3 y 8 V):

ID=0.24 * 10-3(6 V - 3 V)2= 0,24 * 10-3(9)
=2,16 mA
como se muestra en la figura 7.41. ParaVSG=10 V (ligeramente mayor queVSG(J)),
ID=0.24 * 10-3(10 V - 3 V)2= 0,24 * 10-3(49)

=11,76 mA
como también aparece en la Fig. 7.41. Los cuatro puntos son suficientes para trazar la curva completa del rango de
interés, como se muestra en la figura 7.41.
Para la línea de polarización de la red
VSG=VDD-IDRD
=12 voltios-ID(2k-)
ecuación (7.37): VSG=VDD=12 voltios0ID=0mA
VDD 12 voltios
ecuación (7.38): ID= = =6mA0 VSG = 0 V
RD 2 k-
La línea de polarización resultante aparece en la figura 7.42.
En el punto de operación,
IDq =2,75 mA
y VSGq =6,4 V
con VSDq =VSG q
=6,4 V
ID=mamá TIPO DE MEJORA 447
MOSFET
12
11
10
9
8
7
VDD6
RD
5
4
I DQ =2,75 mA3 q- punto
2
1
0 1 2 3 4 5 6 7 8 9 10 11 12
VSG
(VDD)
VSGq= 6,4 V
HIGO. 7.42
Disposición de polarización del divisor de voltaje
En la figura 7.43 aparece un segundo arreglo popular de polarización para el MOSFET de tipo
mejorado. El hecho de queIGRAMO=0 mA da como resultado la siguiente ecuación paraVGGcomo se
deriva de una aplicación de la regla del divisor de voltaje:
R2VDD
VGRAMO= (7.39)
R1+R2 IGRAMO=0 un
La aplicación de la ley de voltaje de Kirchhoff alrededor del bucle indicado de la figura 7.43 da como resultado
+ –
+ VGRAMO-VSG-VR=0 VSG VSG
S
=VGRAMO-VRS
y
o VSG=VGRAMO-IDRS (7.40)
Para la sección de salida,

HIGO. 7.43
VR+S VSD+VRD - VD
D=0 Disposición de polarización del
y VSD=VDD-VRS - V RD divisor de voltaje para un canal n

MOSFET de mejora.
o VSD=VDD-ID(RS+RD) (7.41)
Dado que las características son un gráfico deIDversusVSGy ecuación (7.40) relaciona las mismas
dos variables, las dos curvas se pueden trazar en el mismo gráfico y se puede determinar una solución
en su intersección. Una qvezIDyVSGson
q
conocidas, todas las cantidades restantes de la red tales comoV
SD,VD, yVSpuede ser determinado.
EJEMPLO 7.11DeterminarID,qVSG,yqV SD para la red de la figura 7.44.
Solución:
La red
R2VDD= (18 M-)(40 V)
ecuación (7.39):VGRAMO= =18 voltios
R1+R2 22 M- + 18 M-
ecuación (7.40):VSG=VGRAMO-IDRS=18 V-ID(0,82 k-)
448SESGADO DE FET
HIGO. 7.44
Ejemplo 7.11.
CuándoID=0 ma,
VSG=18 V - (0 mA)(0,82 k-) = 18 V
como aparece en la figura 7.45. CuándoVSG=0 voltios,
VSG=18 V-ID(0,82 k-)

0 = 18 V -ID(0,82 k-)
18 voltios
I D= =21,95mA
0.82 k-
como aparece en la figura 7.45.
ID(mamá)
30
VGRAMO
=21,95mA
RS 20
10
q-punto
ID q ≅6,7 mA
0 5 10 15 20 25
VSG
VSG(el) VSG=12,5 VVGRAMO=18 voltios
q
HIGO. 7.45
Determinación del punto Q para la red del ejemplo 7.11.
Dispositivo
VSG(J)= 5 voltios, ID(en)= 3mA conVSG(en)= 10 voltios

ID(en)
ecuación (7.34):k=
(VSG(en)-VSG(J))2
3mA
= =0.12 * 10-3A>V2
(10 V - 5 V)2
y ID=k(VSG-VSG(J))2
=0.12 * 10-3(VSG-5)2
que se traza en el mismo gráfico (Fig. 7.45). De la figura 7.45, COMBINACIÓN 449
REDES
IDq - 6,7 mA
VSGq =12,5 V
ecuación (7.41):VSD=VDD-ID(RS+RD)
=40 V - (6,7 mA)(0,82 k- + 3,0 k-) =40 V
- 25,6 V
=14,4 voltios
7.9 TABLA DE RESUMEN

-
La Tabla 7.1 revisa los resultados básicos y demuestra la similitud en el enfoque para varias
configuraciones de FET. También revela que el análisis de configuraciones de CC para FET es bastante
sencillo. Una vez que se establecen las características de transferencia, se puede trazar la línea de
polarización de la red yq-punto determinado en la intersección de la característica de transferencia del
dispositivo y la curva de polarización de la red. El análisis restante es simplemente una aplicación de
las leyes básicas del análisis de circuitos.
7.10 REDES COMBINADAS

-
Ahora que se ha establecido el análisis de CC de una variedad de configuraciones BJT y FET, se
presenta la oportunidad de analizar redes con ambos tipos de dispositivos. Fundamentalmente, el
análisis simplemente requiere queprimeroacérquese al dispositivo que proporcionará un voltaje
terminal o un nivel de corriente. Entonces, la puerta suele estar abierta para calcular otras cantidades
y concentrarse en las incógnitas restantes. Por lo general, estos son problemas particularmente
interesantes debido al desafío de encontrar la apertura y luego usar los resultados de las últimas
secciones y el Capítulo 4 para encontrar las cantidades importantes para cada dispositivo. Las
ecuaciones y relaciones utilizadas son simplemente las que hemos empleado en más de una ocasión;
no hay necesidad de desarrollar nuevos métodos de análisis.
EJEMPLO 7.12Determinar los niveles deVDyVCpara la red de la figura 7.46.
RD
R1
GRAMO
RGRAMO
mi
R2
Rmi
HIGO. 7.46
Ejemplo 7.12.
CUADRO 7.1
Configuraciones de polarización FET
Escribe Configuración Ecuaciones pertinentes Solución gráfica
VDD ID
RD IDSS
JFET VSG=
q -VGG
Sesgo fijo VSD=VDD-IDRS q-punto
–
RGRAMO
VGG+ 0
VPAGSVGG VSG
ID
VDD
RD IDSS
JFET VSG= -IDRS
I'D
Auto-sesgo VSD=VDD-ID(RD+RS) q-punto
RGRAMO
RS
VPAGSV' SG
0 VSG
VDD ID
RD 2D
casa rodanteD
IDSS
JFET R1 V
R1+R2
GRAMO=
Divisor de voltaje
VGRAMO
R2
VSG=VGRAMO-IDRS q-punto RS
parcialidad
RS
VSD=VDD-ID(RD+RS)
VPAGS 0 VGRAMO
VSG
VDD ID
RD IDSS
JFET VSG=VSS-IDRS VSS
Puerta común VSD=VDD+VSS-ID(RD+RS) q-punto RS
RS
– V.SS VPAGS 0 VSSVSG
ID
VDD VSG= -IDRS IDSS
RD
JFET VD=VDD
(RD=0 -) VS=IDRS I'D
q-punto
VSD=VDD-ISRS
VPAGSV'SG0 VSG
VDD ID
RD q-punto
IDSS
JFET
VSGq =0 V
Caso especial VGSQ = 0 V
(VSG=0 V) RGRAMO
IDq =IDSS
q
VGG 0
VPAGS
VSG
ID
Tipo de agotamiento VDD q-punto
MOSFET VSG=
q +VGG IDSS
Sesgo fijo VSD=VDD-IDRS
RGRAMO
RS
(y MESFET)
VPAGS 0VGG VSG
VGRAMO ID
Tipo de agotamiento VDD 2D RS
casa rodanteD
MOSFET R1 RD V q-punto
R1+R2
GRAMO=
Divisor de voltaje IDSS

parcialidad
R2 RS
VSG =VGRAMO-ISRS
VSD=VDD-ID(RD+RS)
(y MESFET) VPAGS 0 VGRAMOVSG
Mejora VDDID
VDD
RD RD
tipo MOSFET RGRAMO
ID(en)
Realimentación
VSG=VSD q-punto
configuración
VSG=VDD-IDRD
(y MESFET) 0 VSG(J)V VDDVSG
SG(en)
Mejora VDD VGRAMO ID
RS
tipo MOSFET RD 2D
casa rodanteD
R1 V
R1+R2
GRAMO=
Divisor de voltaje
q-punto
parcialidad R2 RS VSG=VGRAMO-IDRS
(y MESFET) 0 VSG(J) VGRAMO
VSG
450
Solución:Por experiencia ahora nos damos cuenta de queVSGsuele ser una cantidad importante COMBINACIÓN 451
para determinar o escribir una ecuación al analizar redes JFET. Ya queVSGes un nivel para el cual REDES
una solución inmediata no es obvia, dirijamos nuestra atención a la configuración del transistor.
La configuración del divisor de voltaje es aquella en la que se puede aplicar la técnica
aproximada (BRmi=180 * 1,6 k- = 288 k-710R2= 240 k-), lo que permite una determinación deVB
usando la regla del divisor de voltaje en el circuito de entrada.
ParaVB,
24 k-(16 V)
VB= =3,62 voltios
82 k- + 24 k-
Usando el hecho de queVSER=0,7 V da como resultado
Vmi=VB-VSER=3,62 V - 0,7 V
=2,92 voltios
VRE Vmi 2,92 voltios

y Imi= = = =1.825mA
Rmi Rmi 1.6 k-
con IC-Imi=1.825mA
Continuando, encontramos para esta configuración que
ID=IS=IC
y VD=16 V-ID(2.7 k-)
=16 V - (1,825 mA)(2,7 k-) = 16 V - 4,93 V =
11,07 voltios
La cuestión de cómo determinarVCno es tan obvio. Ambas cosasVCEyVSDson cantidades
desconocidas, lo que nos impide establecer un vínculo entreVDyVCo deVmiparaVD. Un examen
más cuidadoso de la figura 7.46 revela queVCestá vinculado aVBporVSG(asumiendo que VR=0 V).
ya que sabemosVBsi podemos encontrarVSG,VCse puede determinar a partir de
GRAMO
VC=VB-VSG
Entonces surge la pregunta de cómo encontrar el nivel deVSGq del valor de reposo de
ID. Los dos están relacionados por la ecuación de Shockley:
VSGqB 2
ID=
q
IDSSa1 -
VPAGS
yVSGq se puede encontrar matemáticamente resolviendo paraVSGq y sustituyendo numérico

valores. Sin embargo, volvamos al enfoque gráfico y simplemente trabajemos en el orden inverso
empleado en las secciones anteriores. Las características de transferencia JFET son primero
bosquejado como se muestra en la Fig. 7.47. El nivel deIDq =ISq =ICq =Imiq es entonces establecido por
una línea horizontal como se muestra en la misma figura.VSG luego se determina dejando caer una línea
q
hacia abajo desde el punto de operación hasta el eje horizontal, lo que resulta en
VSG=q -3,7 voltios
ID(mamá)
12IDSS
10
q-punto 2
ID=1.825mA
q
– 6 –5 –4 –3 –2 –1 VPAGS 0
VSG≅ –3,7 voltios
q
HIGO. 7.47
452SESGADO DE FET El nivel deVCes dado por
VC=VB-VSG q
=3,62 V - (-3,7 V)
=7,32 voltios
EJEMPLO 7.13DeterminarVDpara la red de la figura 7.48.
Solución:En este caso, no existe una ruta obvia para determinar un nivel de voltaje o corriente para la
RC configuración del transistor. Sin embargo, volviendo al JFET autopolarizado, podemos derivar una
RB ecuación paraVSGy determinar el punto de reposo resultante usando técnicas gráficas. Es decir,
C VSG= -IDRS= -ID(2.4 k-)
B lo que da como resultado la línea de autopolarización que aparece en la figura 7.49, que establece un punto de reposo en
VSGq = -2,4 V
D, E IDq =1mA
ID(mamá)
8IDSS
GRAMO
S 7
6
RS 5
4
3
2 1,67 mA
HIGO. 7.48 1 ID=1mA
q
Ejemplo 7.13.
– 4 –3 –2 –1 0
VPAGS
VSG= –2,4 V
q
HIGO. 7.49
Para el transistor,
Imi-IC=ID=1mA
IC 1mA
y IB= = =12.5metroA
B 80
VB=16 V-IB(470 k-)
=16 V - (12,5metroA)(470 k-) = 16 V - 5,88 V =10,12
voltios
y Vmi=VD=VB-VSER
=10,12 V - 0,7 V =
9,42 voltios
7.11 DISEÑO
GRAMO
-
S El proceso de diseño es una función del área de aplicación, el nivel de amplificación deseado, la intensidad de la señal
y las condiciones de funcionamiento. Normalmente, el primer paso es establecer los niveles adecuados de operación
de CC.
Por ejemplo, si los niveles deVDyIDse especifican para la red de la figura 7.50, el nivel deVSGse
puede determinar
q
a partir de un gráfico de la curva de transferencia yRSentonces se puede determinar
a partir deVSG= -IDRS. SiVDDse especifica, el nivel deRDentonces se puede calcular a partir deRD= (VDD-V
HIGO. 7.50 D)>ID. Por supuesto, los valores deRSyRDpueden no ser valores comerciales estándar, lo que requiere
Configuración de autopolarización que se empleen los valores comerciales más cercanos. Sin embargo, con la tolerancia (rango de
para ser diseñado valores) normalmente especificada para los parámetros de una red,
la ligera variación debida a la elección de los valores estándar rara vez causará una preocupación real en el DISEÑO453
proceso de diseño.
Lo anterior es solo una posibilidad para la fase de diseño que involucra la red de la figura
7.50. Es posible que soloVDDyRDse especifican junto con el nivel deVSD. Puede ser necesario
especificar el dispositivo a emplear junto con el nivel deRS. Parece lógico que el dispositivo
elegido tenga un máximoVSDmayor que el valor especificado por un margen seguro.
En general, es una buena práctica de diseño que los amplificadores lineales elijan puntos de
operación que no superen el nivel de saturación (IDSS) o corte (VPAGS) regiones. Niveles deVSGqcerca de V
PAGS>2 o niveles deIDcerca
q
IDSS>2 son ciertamente puntos de partida razonables en el diseño. Por
supuesto, en cada procedimiento de diseño los niveles máximos deIDyVSDcomo aparece en la hoja de
especificaciones no debe ser excedida.
Los ejemplos a seguir tienen una orientación de diseño o síntesis en el sentido de que se proporcionan
niveles específicos y parámetros de red tales comoRD,RS,VDD, y así sucesivamente, debe ser determinado. En
cualquier caso, el enfoque es en muchos sentidos el opuesto al descrito en las secciones anteriores. En
algunos casos, es solo cuestión de aplicar la ley de Ohm en su forma apropiada. En particular, si se solicitan
niveles resistivos, el resultado suele obtenerse simplemente aplicando la ley de Ohm de la siguiente forma:
VR
Rdesconocido= (7.42)
IR
dondeVRyIRa menudo son parámetros que se pueden encontrar directamente a partir de los niveles de voltaje y
corriente especificados.
EJEMPLO 7.14Para la red de la figura 7.51, los niveles deVDq yIDse especifican.
q
Desalentar-
extraer los valores requeridos deRDyRS. ¿Cuáles son los valores comerciales estándar más cercanos?
20 voltios
ID=2,5 mA
q
RD
VD=12 voltios
GRAMO
IDSS=6mA
VPAGS= –3 voltios
RS
HIGO. 7.51
Ejemplo 7.14.
Solución: Como se define por la Ec. (7.42),

ID(mamá)
VRD= VDD-VD q
RD= 6IDSS
IDq IDq 5
20 V - 12 V 8 voltios
4
y = = =3,2k 3
2,5 mA 2,5 mA I=2 . 5mA
2D q
Trazando la curva de transferencia en la figura 7.52 y dibujando una línea horizontal enIDq =2,5 mA
1
da como resultado
q
VSG= -1 V, y aplicandoVSG= -IDRSestablece el nivel deRS:
- (VSG) - (-1 V) –3 –2 –1 0 VSG
RS= q = =0.4k VPAGS
IDq 2,5 mA VSG=–1 V

q
Los valores comerciales estándar más cercanos son
HIGO. 7.52
RD=3.2 k-13,3k RS=0.4 Determinando Vq SGpara la red
k-10,39k de la figura 7.51.
454SESGADO DE FET
EJEMPLO 7.15Para la configuración de polarización del divisor de voltaje de la figura 7.53, siVD=
12 Vqy VSG= -2 V, determine el valor deRS.
RD
R1
D
GRAMO
S
R2
RS
HIGO. 7.53
Ejemplo 7.15.
Solución: El nivel deVGRAMOse determina de la siguiente manera:
47 k-(16 V)
VGRAMO= =5,44 voltios
47 k- + 91 k-
VDD-VD
con ID=
RD
16 V - 12 V
= =2,22 mA
1.8 k-
La ecuación paraVSGluego se escribe y se sustituyen los valores conocidos:
VSG=VGRAMO-IDRS
- 2 V = 5,44 V - (2,22 mA)RS
- 7,44 V = -(2,22 mA)RS
7,44 voltios
y RS= =3,35k
2,22 mA
El valor comercial estándar más cercano es 3,3 k-.
EJEMPLO 7.16los niveles deVSDyIDse especifican comoVSD=1 2VDDyID=ID(en)

para la red de la figura 7.54. Determinar los niveles deVDDyRD.
VDD
Solución: DadoID=ID(en)= 4mA yVSG=VSG(en)= 6 V, para esta configuración,
RD VSD=VSG=1 2VDD
10 MΩ y 6 voltios =12 VDD

así que eso VDD=12 voltios
VSG(en)= 6 voltios
Aplicando la Ec. (7.42) rendimientos
ID(en)= 4mA
1 1
VSG(J)= 3 voltios V RD VDD - VSD VDD-2VDD=2VDD
RD= = =
ID ID(en) ID(en) ID(en)
6 voltios
y RD= =1.5k
4mA
HIGO. 7.54 que es un valor comercial estándar.
Ejemplo 7.16.
pags-FET DE CANAL455
-
7.12 RESOLUCIÓN DE PROBLEMAS
¿Con qué frecuencia se ha construido cuidadosamente una red solo para descubrir que cuando se aplica la potencia, la respuesta es
totalmente inesperada y no coincide con los cálculos teóricos? ¿Cuál es el próximo paso? ¿Es una mala conexión? ¿Una mala interpretación
del código de color de un elemento resistivo? ¿Un error en el proceso de construcción? La gama de posibilidades parece amplia y, a
menudo, frustrante. El proceso de solución de problemas descrito por primera vez en el análisis de las configuraciones de transistores BJT
debe reducir la lista de posibilidades y aislar el área del problema siguiendo un plan de ataque definido. En general, el proceso comienza
con una revisión de la construcción de la red y las conexiones de los terminales. Esto suele ir seguido de la comprobación de los niveles de
tensión entre terminales específicos y tierra o entre terminales de la red. Rara vez se miden los niveles de corriente ya que tales maniobras
requieren perturbar la estructura de la red para insertar el medidor. Por supuesto, una vez que se obtienen los niveles de voltaje, los
niveles de corriente se pueden calcular usando la ley de Ohm. En cualquier caso, se debe conocer alguna idea del nivel esperado de voltaje
rojo
o corriente para que la medición tenga alguna importancia. En total, por lo tanto, el proceso de solución de problemas puede comenzar con
alguna esperanza de éxito solo si se comprende el funcionamiento básico de la red junto con algunos niveles esperados de voltaje o
corriente. Para el por lo tanto, el proceso de solución de problemas puede comenzar con alguna esperanza de éxito solo si se comprende el
funcionamiento básico de la red junto con algunos niveles esperados de voltaje o corriente. Para el por lo tanto, el proceso de solución de
problemas puede comenzar con alguna esperanza de éxito solo si se comprende el funcionamiento básico de la red junto con algunos
negro
niveles esperados de voltaje o corriente. Para elnorteAmplificador JFET de canal, se entiende claramente que el valor de reposo deVSGq
está limitado a 0 V o un voltaje negativo. Para la red de la figura 7.55,VSGq está limitado
a valores negativos en el rango de 0 V aVPAGS. Si se conecta un medidor como se muestra en la figura

7.55, con el cable positivo (normalmente rojo) a la compuerta y el cable negativo (normalmente negro)
HIGO. 7.55
a la fuente, la lectura resultante debe tener un signo negativo y una magnitud de unos pocos voltios
Comprobación del funcionamiento de CC del
Cualquier otra respuesta debe considerarse sospechosa y debe investigarse.
Configuración de autopolarización de JFET.
El nivel deVSDes típicamente entre 25% y 75% deVDD. Una lectura de 0 V paraVSD
indica claramente que el circuito de salida tiene un "abierto" o que el JFET tiene un cortocircuito
interno entre el drenaje y la fuente. SiVDesVDDvoltios, obviamente no hay caída a travésRD, debido a la
falta de corriente a travésRD, y se debe comprobar la continuidad de las conexiones.
Si el nivel deVSDparece inapropiado, la continuidad del circuito de salida se puede verificar
fácilmente conectando a tierra el cable negativo del voltímetro y midiendo los niveles de voltaje
deVDDa tierra utilizando el cable positivo. SiVD=VDD, la corriente a travésRDpuede ser cero, pero
hay continuidad entreVDyVDD. SiVS=VDD, el dispositivo no está abierto entre el drenaje y la
fuente, pero tampoco está "encendido". La continuidad hastaVSse confirma, sin embargo. En
este caso, es posible que haya una mala conexión a tierra entreRSy terreno que puede no ser
obvio. Es posible que la conexión interna entre el cable del cable y el conector del terminal se
haya separado. También existen otras posibilidades, como un dispositivo en cortocircuito del
drenaje a la fuente, pero el solucionador de problemas simplemente tendrá que reducir las
posibles causas del mal funcionamiento.
La continuidad de una red también se puede verificar simplemente midiendo el voltaje a través de
cualquier resistencia de la red (excepto paraRGRAMOen la configuración JFET). Una indicación de 0 V revela
inmediatamente la falta de corriente a través del elemento debido a un circuito abierto en la red.
El elemento más sensible en las configuraciones BJT y JFET es el propio amplificador. La aplicación
de un voltaje excesivo durante la fase de construcción o prueba o el uso de valores de resistencia
incorrectos que resulten en niveles de corriente altos pueden destruir el dispositivo. Si cuestiona la
condición del amplificador, la mejor prueba para el FET es el trazador de curvas, ya que no solo revela
si el dispositivo funciona, sino también su rango de niveles de corriente y voltaje. Algunos evaluadores
pueden revelar que el dispositivo todavía es fundamentalmente sólido, pero no revelan si su rango de
operación se ha reducido severamente.
El desarrollo de buenas técnicas de resolución de problemas proviene principalmente de la
experiencia y un nivel de confianza sobre qué esperar y por qué. Hay, por supuesto, momentos en que
las razones de una respuesta extraña parecen desaparecer misteriosamente cuando revisa una red.
En tales casos, lo mejor es no respirar aliviado y continuar con la construcción. Se debe encontrar y
corregir la causa de una situación tan delicada de "hacer o deshacer", o puede volver a ocurrir en el
momento más inoportuno.
7.13pags-FET DE CANAL
-
Hasta ahora, el análisis se ha limitado únicamente anorteFET de canal. ParapagsFET de dos canales, se
emplea una imagen especular de las curvas de transferencia, y las direcciones de corriente definidas se
invierten como se muestra en la figura 7.56 para los diversos tipos de FET.
456SESGADO DE FET
D
GRAMO
S IDQ
VGSQ
(a)
S
IDQ
VGSQ
(B)
GRAMO
q-punto
IDQ
S
VGSQ
(C)
HIGO. 7.56
Configuraciones de canal p: (a) JFET; (b) MOSFET tipo empobrecimiento;
(c) MOSFET de tipo mejorado.
Observe para cada configuración de la figura 7.56 que cada voltaje de suministro ahora es un voltaje
negativo que toma corriente en la dirección indicada. En particular, tenga en cuenta que la notación de doble
subíndice para voltajes continúa tal como se define para elnorte-dispositivo de canal:VSG,VSD, y así. En este
caso, sin embargo,VSGes positivo (positivo o negativo para el MOSFET de tipo empobrecido) yVSDnegativo.
Debido a las similitudes entre el análisis denorte-canal ypags-dispositivos de canal, se puede

suponer unnorte-Dispositivo de canal e invertir el voltaje de suministro y realizar todo el análisis.
Cuando se obtengan los resultados, la magnitud de cada cantidad será correcta, aunque habrá que
invertir la dirección de la corriente y las polaridades del voltaje. Sin embargo, el siguiente ejemplo
demostrará que con la experiencia adquirida a través del análisis denorte-dispositivos de canal, el pags-FET DE CANAL457
análisis depags-dispositivos de canal es bastante sencillo.
EJEMPLO 7.17DeterminarID,qVSG,yqV SDPara elpags-canal JFET de la figura 7.57.
ID
RD
R1
+
VSD
+
VSG – –
R2
RS
HIGO. 7.57
Ejemplo 7.17.
Solución:Tenemos
20 k-(-20 V)
VGRAMO= = -4,55 voltios
20 k- + 68 k-
Aplicando la ley de voltaje de Kirchhoff se obtiene
VGRAMO-VSG+IDRS=0
y VSG=VGRAMO+IDRS
ElegirID=rendimientos de 0 mA
VSG=VGRAMO= -4,55 voltios
como aparece en la figura 7.58.
ID(mamá)
8
7
6
5
4
IDq =3,4mA q- punto
2
1
– 5 – 4 –3 –2 –1 0 1 2 3 4 VSG
VPAGS
VSG=1,4 voltios
q
HIGO. 7.58
Determinación del punto Q para la configuración JFET de la figura 7.57.
ElegirVSG=0 V, obtenemos
VGRAMO - 4,55 V
ID= - =- =2,53mA
RS 1.8 k-
como también aparece en la figura 7.58.
458SESGADO DE FET El punto de reposo resultante de la figura 7.58 está dado por
IDq =3,4mA
VSGq =1,4 voltios
ParaVSD, la ley de voltaje de Kirchhoff da como resultado
- IDRS+VSD-IDRD+VDD=0
y VSD= -VDD+ID(RD+RS)
= -20 V + (3,4 mA)(2,7 k- + 1,8 k-) = -20
V + 15,3 V = -4,7 voltios
7.14 CURVA DE BIAS JFET UNIVERSAL

-
Dado que la solución de cd de una configuración FET requiere dibujar la curva de transferencia para
cada análisis, se desarrolló una curva universal que puede usarse para cualquier nivel deIDSSyVPAGS. La
curva universal para unnorteJFET de canal o MOSFET tipo empobrecimiento (para valores negativos de
VSG)se proporciona
q
en la figura 7.59. Nótese que el eje horizontal no es el deVSGpero de un nivel
normalizado definido porVSG> 0VPAGS0 ,los0VPAGS0indicando que sólo la magnitud deVPAGS
se va a emplear, no su signo. Para el eje vertical, la escala es también un nivel normalizado de ID>IDSS. El
resultado es que cuandoID=IDSS, la razón es 1, y cuandoVSG=VPAGS, el radio VSG> 0VPAGS0es -1. Nótese
también que la escala paraID>IDSSestá a la izquierda en lugar de a la derecha como se encuentra paraIDen
ejercicios pasados. Las dos escalas adicionales a la derecha necesitan una introducción. La escala vertical
etiquetadametropuede usarse en sí mismo para encontrar la solución a configuraciones de polarización fija.
La otra escala, etiquetadaMETRO, se emplea junto con elmetroescala para encontrar la
ID VPAGS
VGG
IDSS metro= METRO=metro
+
RSIDSS VPAGS
1.0 5 1.0
0.8 4 0.8
0.6 3 0.6
or aliz
norte metro educarCturvmi
2
oF ID = I DSS 1- VSG
VPAGS
0.4 2 0.4
0.2 1 0.2
0
–1 – 0,8 – 0,6 – 0,4 – 0,2 0
VSG
VPAGS
HIGO. 7.59
Curva de polarización JFET universal.
solución a configuraciones de divisor de voltaje. La escala parametroyMETROprovienen de un JFET UNIVERSAL 459
desarrollo matemático que involucra las ecuaciones de red y la escala normalizada que acabamos de CURVA DE BIAS
presentar. La descripción que sigue no se concentrará en por qué elmetrola escala se extiende de 0 a
5 enVSG> 0VPAGS0 = -0.2 y elMETROla escala va de 0 a 1 enVSG> 0VPAGS0 =0, sino más bien en cómo usar
las escalas resultantes para obtener una solución para las configuraciones. Las ecuaciones parametroy
METROson los siguientes, conVGRAMOcomo se define por la Ec. (7.15):
0VPAGS0
metro= (7.43)
IDSSRS
VGRAMO
METRO=metro* (7.44)
0VPAGS0
2
casa rodanteDD
con VGRAMO=
R1+R2
Tenga en cuenta que la belleza de este enfoque es la eliminación de la necesidad de dibujar la curva
de transferencia para cada análisis, que la superposición de la línea de polarización es mucho más fácil
y que los cálculos son menos. el uso de lametroyMETROejes se describe mejor con ejemplos que
emplean las escalas. Una vez que se entiende claramente el procedimiento, el análisis puede ser
bastante rápido, con una buena medida de precisión.
EJEMPLO 7.18Determine los valores de reposo deIDyVSGpara la red de la figura 7.60.
IDQ
RD
D
C1 C2
GRAMO
+
VGSQ–S
RGRAMO
RS
HIGO. 7.60
Ejemplo 7.18.
Solución:Cálculo del valor demetro, obtenemos

0VPAGS
0 0 -3 voltios0
metro= = =0.31
IDSSRS (6 mA)(1,6 k-)
La línea de autopolarización definida porRSse traza dibujando una línea recta desde el origen a través de un punto
definido pormetro=0.31, como se muestra en la figura 7.61.
La resultanteq-punto:
ID VSG= -0.575
=0.18 y
IDSS 0VPAGS0
Los valores de reposo deIDyVSGentonces se puede determinar de la siguiente manera:
IDq =0.18IDSS=0,18 (6mA) =1,08mA = -0.5750V

y VSGq PAGS0 = -0,575 (3 V) = -1,73 voltios
460SESGADO DE FET ID VPAGS
VGG
metro= METRO=metro
+
IDSS IDSSRS VPAGS
1.0 5 1.0
0.8 4 0.8
0.6 3 0.6
ID=0,53 - oent (mi

qpags X. 6. 20)
IDSS
metro=0 .625
0.4 2 0.4
0.365
ID=0.18 0.2 - oent (mi

qpags X. 6. 19) 1 0.2
IDSS
= 0. 31
metro
– 1.0 – 0,8 – 0,6 – 0,4 – 0,2 0
VSG = –0,575 VSG= –0.26

VPAGS VPAGS
HIGO. 7.61
Curva universal para los ejemplos 7.18 y 7.19.
EJEMPLO 7.19Determine los valores de reposo deIDyVSGpara la red de la figura 7.62.
IDQ
RD
R1
C2
C1
+
VGSQ–
R2
RS
HIGO. 7.62
Ejemplo 7.19.
Solución:Calculadormetroda
0VPAGS
0 0 -6V0
metro= = =0.625
IDSSRS (8 mA)(1,2 k-)
DeterminandoVGRAMOrendimientos PRÁCTICO 461
APLICACIONES
2DD
casa rodante (220 k-)(18 V)
VGRAMO= = =3,5 V
R1+R2 910 k- + 220 k-
HallazgoMETRO, tenemos
VGRAMO=0.625a 3,5 V
METRO=metro* segundo =0.365
ƒVPAGSƒ 6 voltios
Ahora esometroyMETROson conocidos, la línea de polarización se puede dibujar en la figura 7.61. En

particular, tenga en cuenta que aunque los niveles deIDSSyVPAGSson diferentes para las dos redes, se puede
emplear la misma curva universal. primer hallazgoMETROsobre elMETROeje como se muestra en la figura
7.61. Luego dibuje una línea horizontal sobre elmetroeje y, en el punto de intersección, sumar la magnitud de
metrocomo se muestra en la figura. Usando el punto resultante en elmetroeje y elMETROintersección, dibuje
la línea recta para intersecar con la curva de transferencia y defina laq-punto. Es decir,
ID VSG= -0.26
=0,53 y
IDSS 0VPAGS0
y IDq =0,53IDSS=0,53 (8mA) =4,24mA

con VSG=q -0.260V0 =PAGS
-0,26(6 V) = -1,56 voltios
7.15 APLICACIONES PRÁCTICAS

-
Las aplicaciones descritas aquí aprovechan al máximo la alta impedancia de entrada de los transistores de
efecto de campo, el aislamiento que existe entre los circuitos de compuerta y drenaje, y la región lineal de las
características JFET que permiten aproximar el dispositivo mediante un elemento resistivo entre los
terminales de drenaje y fuente.
Resistencia controlada por voltaje (amplificador no inversor)
Una de las aplicaciones más comunes del JFET es como una resistencia variable cuyo valor de
resistencia está controlado por el voltaje de CC aplicado en la terminal de puerta. En la figura 7.63a, se
ha indicado claramente la región lineal de un transistor JFET. Tenga en cuenta que en esta región,
todas las diversas curvas comienzan en el origen y siguen un camino bastante recto a medida que
aumentan el voltaje de drenaje a fuente y la corriente de drenaje. Recuerde de sus cursos básicos de
DC quela gráfica de una resistencia fija no es más que una línea recta con origen en la
intersección de los ejes.
En la figura 7.63b, la región lineal se ha expandido a un voltaje máximo de drenaje a fuente de
alrededor de 0.5 V. Tenga en cuenta que aunque las curvas tienen cierta curvatura, se pueden
aproximar fácilmente mediante líneas bastante rectas, todas teniendo su origen en la intersección de
los ejes y una pendiente determinada por el voltaje de cd de puerta a fuente. Recuerde de discusiones
anteriores quepor unI–Vparcela donde la corriente es el eje vertical y el voltaje el eje horizontal,
cuanto más pronunciada es la pendiente, menor es la resistencia; y cuanto más horizontal es la
curva, mayor es la resistencia. El resultado es que una línea vertical tiene 0 - resistencia y una línea
horizontal tiene una resistencia infinita. EnVSG=0 V, la pendiente es la más empinada y la resistencia la
menor. A medida que el voltaje de puerta a fuente se vuelve cada vez más negativo, la pendiente
disminuye hasta que es casi horizontal cerca del voltaje de estrangulamiento.
Es importante recordar que esta región lineal está limitada a niveles deVSDque son relativamente
pequeños en comparación con el voltaje de pinch-off. En general,la región lineal de un JFET está
definida porVSDFVSDmáximo
y0VSG0F 0VPAGS0
Usando la ley de Ohm, calculemos la resistencia asociada con cada curva de la figura 7.63b usando
la corriente que resulta en un voltaje de drenaje a fuente de 0.4 V.
VSD 0,4 V
VSG=0 voltios: RSD= = =100
ISD 4mA
VSD 0,4 V
VSG= -0,5 voltios: RSD= = =160
ISD 2,5 mA
VSD= 0,4 V
VSG= -1 V: RSD= =267
ISD 1,5 mA
IDmamá
( )
5
V
G =0
VS
4 100 Ω
ID(mamá) IDSS=6mA
Aumento de la resistenciaRD S V
VPAGS= –3 voltios
,5
6 3 –0
V S=
GRAMO
0V
5 1
L In mi
ar rmiIen
gramo
60 ohmios
4 – 0.5 V 2 267 Ω
–1V
3
444 Ω
–1 V – 1,5 V
2 1
800 Ω – 2 voltios
– 1,5 V
1
– 2 voltios
– 2,5 V
– 2. 5 V
0 1 2 3 4 5 6 7 8 VDS (voyo
ts) 0 0. 1 0. 2 0. 3 0. 4 0. 5 VSD (voess)
3.3 kΩ
(a) (B)
HIGO. 7.63
Características de JFET: (a) definición de la región lineal; (b) expandir la región lineal.
VSD 0,4 V
VSG= -1,5 V: RSD = = =444
ISD 0,9 mA
VSD 0,4 V
VSG= - 2 voltios: RSD= = =800
ISD 0,5 mA
VSD 0,4 V
VSG= -2,5 voltios: RSD = = =3,3k
ISD 0,12 mA
En particular, tenga en cuenta cómola resistencia de drenaje a fuente aumenta a medida que el voltaje de puerta
a fuente se acerca al valor de pinch-off.
Los resultados recién obtenidos pueden ser verificados por la Ec. (6.1) usando el voltaje de pinch-
off de -3 V yRo=100 - enVSG=0 V. Tenemos
Ro 100 -
RSD= 2
= 2
V VSGB
a1 -SGB a1 -
VPAGS - 3V
100 -
VSG= -0,5 voltios: RSD= 2
=144 (contra 160 - arriba)
- 0,5 V
a1 - B
- 3V
100 -
VSG= -1 V: RSD= =225 (contra 267 - arriba)
- 1V2
a1 - B
- 3V
100 -
VSG= -1,5 V: RSD= 2
=400 (contra 444 - arriba)
- 1,5 V
a1 - B
- 3V
462
100 - PRÁCTICO 463
VSG= -2 voltios: RSD= 2
=900 (versus 800 - arriba) APLICACIONES
- 2V
a1 - B
- 3V
100 -
VSG= -2,5 voltios:RSD= 2
=3,6k (frente a 3,3 k- arriba)
- 2,5 V
a1 - B
- 3V
Aunque los resultados no son una coincidencia exacta, para la mayoría de las aplicaciones, la Ecuación (6.1)
proporciona una excelente aproximación al nivel de resistencia real paraRSD.
Manten eso en mentelos posibles niveles deVSGentre 0 V y pinch-off son infinitos, lo que
da como resultado el rango completo de valores de resistencia entre 100Æy 3,3kÆ.En general,
por lo tanto, la discusión anterior se resume en la figura 7.64a. ParaVSG=0 V, resultaría la
equivalencia de la figura 7.64b; porVSG= -1.5 V, la equivalencia de la figura 7.64c; y así.
D D
GRAMO GRAMO
por VSD<<VSDmáximo
RSD=F( VSG) VSG<<VPAGS
+ +
VSG VSG
– S – S
(a)
D D
GRAMO GRAMO
RSD 100- RSD 400-

+ –
0V 1,5 V
– S + S
VSG=0 V VSG= –1,5 V
(B) (C)
HIGO. 7.64
Resistencia de drenaje controlada por voltaje JFET: (a) equivalencia general;
(b) con VSG=0 voltios; (c) con VSG= -1,5 voltios
Investiguemos ahora el uso de esta resistencia de drenaje controlada por voltaje en el amplificador no
inversor de la figura 7.65a.no inversora indica que las señales de entrada y salida están en fase. El
amplificador operacional de la figura 7.65a se analiza en detalle en el capítulo 10 y la ecuación de la ganancia
se obtiene en la sección 10.4.
SiRF=R1, la ganancia resultante es 2, como lo muestran las señales sinusoidales en fase de la Fig.
7.65a. En la figura 7.65b, el resistor variable ha sido reemplazado por unnorte-canal JFET. Si RF=3.3 k- y
el transistor de la figura 7.63, la ganancia podría extenderse desde 1 + 3.3 k->3.3 k- = 2 hasta 1 + 3.3 k-
>100 - = 34 paraVSGvariando de -2.5 V a 0 V, respectivamente. En general, por lo tanto, la ganancia del
amplificador se puede establecer en cualquier valor entre 2 y 34 simplemente controlando el voltaje
de polarización de CC aplicado. El efecto de este tipo de control puede extenderse a una amplia
variedad de aplicaciones. Por ejemplo, si el voltaje de la batería de una radio comienza a caer debido al
uso prolongado, el nivel de CC en la puerta del JFET de control caerá y el nivel deRSDdisminuirá
también. una gota enRSDresultará en un aumento en la ganancia por el mismo valor deRF, y se puede
mantener el volumen de salida de la radio. Varios osciladores (redes diseñadas para generar señales
sinusoidales de frecuencias específicas) tienen un factor de resistencia en la ecuación de la frecuencia
generada. Si la frecuencia generada comienza a desviarse, se puede diseñar una red de
retroalimentación que cambie el nivel de CC en la puerta de un JFET y, por lo tanto, su resistencia de
drenaje. Si esa resistencia de drenaje es parte del factor de resistencia en la ecuación de frecuencia, la
frecuencia generada se puede estabilizar o mantener.
464SESGADO DE FET vI vo
vI 2mV
1mV +
R (RF=R1)
vo= (1 +
R1F)vI
– π
RF
R1
(a)
vI
+
RF
vo= (1 + ) vI
RSD
–
RF
D D
GRAMO
+ RSD
VSG
– S S
(B)
HIGO. 7.65
(a) Configuración de amplificador operacional no inversor; (b) usando la resistencia de drenaje a fuente controlada por voltaje
de un JFET en el amplificador no inversor.
Uno de los factores más importantes que afectan la estabilidad de un sistema es la variación de
temperatura.A medida que un sistema se calienta, la tendencia habitual es que aumente la ganancia, lo que
a su vez generalmente causará un calentamiento adicional y eventualmente puede resultar en una condición
conocida como "fuga térmica". A través de un diseño adecuado, se puede introducir un termistor que
afectará el nivel de polarización de una resistencia JFET variable controlada por voltaje. A medida que la
resistencia del termistor cae con el aumento del calor, el control de polarización del JFET puede ser tal que la
resistencia de drenaje cambie en el diseño del amplificador para reducir la ganancia, lo que establece un
efecto de equilibrio.
Antes de dejar el tema de los problemas térmicos, tenga en cuenta que algunas especificaciones de diseño (a
menudo de tipo militar) requieren que los sistemas que son demasiado sensibles a las variaciones de temperatura se
coloquen en una "cámara" u "horno" para establecer un nivel de calor constante. Por ejemplo, se puede colocar una
resistencia de 1 W en un área cerrada con una red de osciladores para establecer un nivel de calor ambiental
constante en la región. Luego, el diseño se centra en este nivel de calor, que sería tan alto en comparación con el calor
generado normalmente por los componentes que las variaciones en los niveles de temperatura de los elementos
podrían ignorarse y asegurar una frecuencia de salida constante.
Otras áreas de aplicación incluyen cualquier forma de control de volumen, efectos musicales,
medidores, atenuadores, filtros, diseños de estabilidad, etc. Una ventaja general de este tipo de
estabilidad es que evita la necesidad de costosos reguladores (Capítulo 15) en el diseño general,
aunque debe entenderse que el propósito de este tipo de mecanismo de control es "afinar" en
lugar de proporcionan la principal fuente de estabilidad.
Para el amplificador no inversor,Una de las ventajas más importantes asociadas con el uso de un JFET para el PRÁCTICO 465
control es el hecho de que es un control de CC en lugar de CA.. Para la mayoría de los sistemas, el control de CC no APLICACIONES
solo da como resultado una posibilidad reducida de agregar ruido no deseado al sistema, sino que también se presta
bien al control remoto. Por ejemplo, en la figura 7.66a, un panel de control remoto controla la ganancia del
amplificador para el altavoz mediante una línea de CA conectada a la resistencia variable.
+
Recogida de RF (cable largo sin blindaje) –
C.A
señal de 2 mV, ruido de 1 mV
100 k- Mala relación señal/ruido
captación de radiofrecuencia
Ganar control
(grandeR)
(a)
+
–
Nivel de polarización –2 V corriente continua
Vcorriente continua Ruido de 1 mV, gran relación CC/N

1 k-
(B)
ruido de radiofrecuencia
6" o menos de largo
(C)
HIGO. 7.66
Demostración de los beneficios del control de CC: sistema con (a) control de CA; (b) control de cd;
(c) Captación de ruido de RF.
466SESGADO DE FET La línea larga del amplificador puede captar fácilmente el ruido del aire circundante generado
por luces fluorescentes, estaciones de radio locales, equipos operativos (incluso computadoras),
motores, generadores, etc.El resultado puede ser una señal de 2 mV en la línea con un nivel de ruido
de 1 mV, una relación señal/ruido terrible, que solo contribuiría a un mayor deterioro de la señal
proveniente del micrófono debido a la ganancia de bucle de el amplificador En la figura 7.66b, una
línea de cd controla el voltaje de puerta del JFET y la resistencia variable del amplificador no inversor.
Aunque el voltaje de la línea de CC en la línea puede ser de solo -2 V, una ondulación de 1 mV captada
por la línea larga dará como resultado una relación señal/ruido muy grande, que esencialmente
podría ignorarse en el proceso de distorsión. En otras palabras, el ruido en la línea de CC simplemente
movería ligeramente el punto de operación de CC en las características del dispositivo y casi no
tendría efecto en la resistencia de drenaje resultante; el aislamiento entre el ruido en la línea y la
respuesta del amplificador sería casi ideal.
Aunque las figuras 7.66a y 7.66b tienen una línea de control relativamente larga, la línea de control puede
tener solo 6 de largo, como se muestra en el panel de control de la figura 7.66c, donde todos los elementos
del amplificador están alojados en el mismo contenedor. . Considere, sin embargo,que solo 1-es suficiente
para captar el ruido de RF, por lo que el control de cd es una característica favorable para casi cualquier
sistema. Además, dado que la resistencia de control de la figura 7.66a suele ser bastante grande (cientos de
kilohmios), mientras que las resistencias de control de voltaje de cd del sistema de cd de la figura 7.66b
suelen ser bastante pequeñas (unos pocos kilohmios), la resistencia de control de volumen porque el sistema
de CA absorberá mucho más ruido de CA que el diseño de CC. Este fenómeno es consecuencia del hecho de
queLas señales de ruido de RF en el aire tienen una resistencia interna muy alta y, por lo tanto, cuanto
mayor sea la resistencia de captación, mayor será el ruido de RF absorbido por el receptor.. Recuerde el
teorema de Thévenin, que establece que para una transferencia de potencia máxima, la resistencia de la
carga debe ser igual a la resistencia interna de la fuente.
Como se señaló anteriormente,El control de CC se presta a sistemas informáticos y de control
remoto. ya que operan con niveles de CC fijos específicos. Por ejemplo, cuando un control remoto
envía una señal infrarroja (IR) al receptor de un televisor o VCR, la señal pasa a través de una
secuencia de decodificador-contador para definir un nivel de voltaje de CC particular en una escalera
de niveles de voltaje que puede ser alimentado en la puerta del JFET. Para un control de volumen, ese
voltaje de puerta puede controlar la resistencia de drenaje de un amplificador no inversor que
controla el volumen del sistema.
Red de temporizador
El alto aislamiento entre los circuitos de compuerta y drenaje permite el diseño de un temporizador relativamente
simple como el que se muestra en la figura 7.67. El interruptor es un interruptor normalmente abierto (NA) que,
cuando se cierra, provocará un cortocircuito en el capacitor y hará que el voltaje de sus terminales caiga rápidamente
a 0 V. La red de conmutación puede manejar la descarga rápida de voltaje a través del capacitor.
HIGO. 7.67
Red de temporizadores JFET.
porque los voltajes de trabajo son relativamente bajos y el tiempo de descarga es extremadamente PRÁCTICO 467
corto. Algunos dirían que es un diseño pobre, pero en el mundo práctico se usa con frecuencia y no se APLICACIONES
considera un crimen terrible.
Cuando se aplica energía por primera vez, el capacitor responderá con su equivalencia de cortocircuito ya
que elel voltaje a través del capacitor no puede cambiar instantáneamente. El resultado es que el voltaje
de puerta a fuente del JFET se establecerá inmediatamente en 0 V, la corriente de drenajeID
igualaráIDSSy la bombilla se encenderá. Sin embargo, con el interruptor en la posición normalmente abierta,
el capacitor comenzará a cargarse a -9 V.Debido a la alta impedancia de entrada paralela del JFET,
esencialmente no tiene ningún efecto sobre la constante de tiempo de carga del capacitor..
Eventualmente, cuando el capacitor alcance el nivel de pellizco, el JFET y la bombilla se apagarán. Por lo tanto,
en general, cuando el sistema se enciende por primera vez, la bombilla se encenderá durante un período de
tiempo muy corto y luego se apagará. Ahora está listo para realizar su función de temporización.
Cuando el interruptor está cerrado, provocará un cortocircuito en el condensador (R3VR1,R2) y establecerá
el voltaje en la puerta a 0 V. La corriente de drenaje resultante esIDSS, y la bombilla se quemará
brillantemente. Cuando se suelta el interruptor, el capacitor se cargará hacia -9 V y, finalmente, cuando
alcance el nivel de pellizco, el JFET y la bombilla se apagarán. El período durante el cual la bombilla está
encendida estará determinado por la constante de tiempo de la red de carga, determinada por t = (R1+R2)Cy
el nivel de la tensión de estrangulamiento. Cuanto más negativo sea el nivel de pinch-off, más tiempo estará
encendida la bombilla. ResistorR1se incluye para asegurarse de que haya cierta resistencia en el circuito de
carga cuando se enciende la alimentación. De lo contrario, podría producirse una corriente muy intensa que
podría dañar la red. ResistorR2es una resistencia variable, por lo que se puede controlar el tiempo de
"encendido". ResistorR3se agregó para limitar la corriente de descarga cuando el interruptor está cerrado.
Cuando el interruptor a través del capacitor está cerrado, el tiempo de descarga del capacitor será de solo 5t
=5RC=5(1k)(33metroF) = 165metros = 0,165 ms = 0,000165 s. En resumen, por lo tanto, cuando se presiona y
suelta el interruptor, la bombilla se encenderá brillantemente y luego, a medida que pasa el tiempo, se
atenuará hasta que se apague después de un período de tiempo determinado por la constante de tiempo de
la red.
Una de las aplicaciones más obvias de un sistema de cronometraje de este tipo es en un pasillo o pasillo de viaje
en el que desea que haya luz durante un breve período de tiempo para poder pasar con seguridad, pero luego desea
que el sistema se apague por sí solo. Cuando ingresa o sale de un automóvil, es posible que desee encender una luz
durante un período corto de tiempo, pero no desea preocuparse por apagarla. Hay infinitas posibilidades para una
red de temporización como la que se acaba de describir. Solo considere la variedad de otros sistemas eléctricos o
electrónicos que le gustaría encender durante períodos de tiempo específicos, y la lista de usos crece
exponencialmente.
Uno podría preguntarse por qué un BJT no sería una buena alternativa al JFET para la misma aplicación.
Primero, la resistencia de entrada del BJT puede ser de solo unos pocos kilohmios. Eso afectaría no solo la
constante de tiempo de la red de carga, sino también el voltaje máximo al que podría cargarse el capacitor.
Simplemente dibuje una red equivalente con el transistor reemplazado por un 1-kÆresistencia, y lo anterior
quedará claro de inmediato. Además, los niveles de control deberán diseñarse con mucho más cuidado ya
que el transistor BJT se enciende a aproximadamente 0,7 V. La oscilación de voltaje de apagado a encendido
es de solo 0,7 V en lugar de 4 V para la configuración JFET. Una nota final: es posible que haya notado la
ausencia de una resistencia en serie en el circuito de drenaje para la situación en la que la bombilla se
enciende por primera vez y la resistencia de la bombilla es muy baja. La corriente resultante podría ser
bastante alta hasta que la bombilla alcance su intensidad nominal. Sin embargo, nuevamente, como se
describió anteriormente para el interruptor a través del capacitor, si los niveles de energía son pequeños y la
duración de la tensión es mínima, tales diseños a menudo se aceptan. Si hubiera alguna preocupación,
agregar una resistencia de 0.1 a 1Æen serie con la bombilla proporcionaría cierta seguridad.
Sistemas de fibra óptica
La introducción de la tecnología de fibra óptica ha tenido un efecto dramático en la industria de las

comunicaciones. La capacidad de transmisión de información del cable de fibra óptica es significativamente
mayor que la proporcionada por los métodos convencionales con pares de cables individuales. Además, se
reduce el tamaño del cable, el cable es menos costoso, se elimina la diafonía debida a los efectos
electromagnéticos entre los conductores que transportan corriente y se elimina la captación de ruido debido
a perturbaciones externas, como los rayos.
La industria de la fibra óptica se basa en el hecho de que la información se puede transmitir en un
haz de luz. Aunque la velocidad de la luz a través del espacio libre es 3 108metros por segundo,
468SESGADO DE FET o aproximadamente 186.000 millas por segundo, su velocidad se verá reducida por los encuentros con otros
medios, provocando reflexión y refracción. Cuando la información luminosa pasa a través de un cable de fibra
óptica, se espera que rebote en las paredes del cable. Sin embargo, el ángulo en el que se inyecta la luz en el
cable es fundamental, al igual que el diseño real del cable. En la figura 7.68 se definen los elementos básicos
de un cable de fibra óptica. El núcleo de vidrio o plástico del cable puede ser tan pequeño como 8metrom,
revestimiento
que es cerca de 1/10 del diámetro de un cabello humano. El núcleo está rodeado por una capa externa
(vidrio o plástico)
llamadarevestimiento, que también está hecho de vidrio o plástico, pero tiene un índice de refracción
diferente para garantizar que la luz en el núcleo que incide en la superficie exterior del núcleo se refleje
nuevamente dentro del núcleo. Luego se agrega una capa protectora para proteger las dos capas de los
Revestimiento protector
efectos ambientales externos.
La mayoría de los sistemas de comunicación óptica funcionan en el rango de frecuencia infrarroja,
que se extiende desde 3 * 1011Hz a 5 * 1014Hz. Este espectro está justo debajo del espectro de luz
Centro(vidrio o plástico)
visible, que se extiende desde 5 * 1014Hz a 7.7 * 1014Hz. Para la mayoría de los sistemas ópticos, el
HIGO. 7.68 rango de frecuencia de 1,87 * 1014Hz a 3,75 * 1014Se utilizan herzios. Debido a las frecuencias muy
Elementos básicos de una fibra óptica altas, cada portadora puede ser modulada por cientos o miles de canales de voz simultáneamente.
cable. Además, es posible la transmisión por ordenador a muy alta velocidad, aunque hay que estar seguro
de que los componentes electrónicos de los moduladores también pueden funcionar con éxito a la
misma frecuencia. Para distancias superiores a 30 millas náuticas, se deben utilizar repetidores (una
combinación de receptor, amplificador y transmisor), que requieren un conductor eléctrico adicional
en el cable que transporta una corriente de aproximadamente 1,5 A a 2500 V.
Los componentes básicos de un sistema de comunicación óptica se muestran en la figura 7.69. La
señal de entrada se aplica a un modulador de luz cuyo único propósito es convertir la señal de entrada
a uno de los niveles correspondientes de intensidad de luz para ser dirigida a lo largo del cable de
fibra óptica. Luego, la información se transmite a través del cable a la estación receptora, donde un
demodulador de luz convierte las intensidades de luz variables en niveles de voltaje que coinciden con
los de la señal original.
Cada tramo de la conexión transatlántica de fibra óptica

Luz tiene una longitud de aproximadamente 30 millas (la distancia
Aporte modulador entre regeneradores).

señal
(voz, video (TV), datos, etc.)
Cable de fibra óptica

Luz
demodulador Producción
señal
HIGO. 7.69
Componentes básicos de un sistema de comunicación óptica.
En la figura 7.70a se proporciona un equivalente electrónico para la transmisión de

información de lógica transistor-transistor (TTL) de computadora. Con el control Habilitar en el
estado "encendido" o 1, la información TTL en la entrada de la puerta AND puede pasar a la
puerta de la configuración JFET. El diseño es tal que los niveles discretos de voltaje asociados
con la lógica TTL encenderán y apagarán el JFET (quizás 0 V y -5 V, respectivamente, para un JFET
conVPAGS= -4V). El cambio resultante en los niveles de corriente dará como resultado dos niveles
distintos de intensidad de luz del LED (Sección 1.16) en el circuito de drenaje. Esa luz emitida
será entonces dirigida a través del cable a la estación receptora, donde un fotodiodo (Sección
16.6) reaccionará a la luz incidente y permitirá el paso de diferentes niveles de corriente según
lo establecido porVyrLa corriente para los fotodiodos es una corriente inversa que tiene la
dirección que se muestra en la figura 7.70a, pero en el equivalente de ca, el fotodiodo y el
resistor Restán en paralelo como se muestra en la figura 7.70b, estableciendo la señal deseada
con la polaridad que se muestra en la puerta del JFET. CondensadorCes simplemente un circuito
abierto a CC para aislar la disposición de polarización del fotodiodo del JFET y un cortocircuito
como se muestra para la señalvs. La señal entrante se amplificará y aparecerá en el terminal de
drenaje del JFET de salida.
Como se mencionó anteriormente, todos los elementos del diseño, incluidos los JFET, LED, fotodiodo,
capacitores, etc., deben elegirse cuidadosamente para garantizar que funcionen correctamente.
VDD1
RD1
V VDD2
V
Y puerta
Habilitar Cable de fibra óptica RD2
R
vo
TTL
datos CC
+
C
vgs
–
Imodulado
Fotodiodo
o
Modulado
fototransistor
corriente inversa
(a)
– +
I R vs vgs= –vs
metro
+ –
(B)
HIGO. 7.70
Canal de comunicación de fibra óptica TTL: (a) Diseño JFET; (b) pasar la señal generada a través del fotodiodo.
a la alta frecuencia de transmisión. De hecho, los diodos láser se utilizan con frecuencia en lugar de
LED en el modulador porque funcionan a tasas de información más altas y potencias más altas y
tienen menores pérdidas de acoplamiento y transmisión. Sin embargo, los diodos láser son mucho
más caros y más sensibles a la temperatura, y normalmente tienen una vida útil más corta que los
LED. Para el lado del demodulador, los fotodiodos son del fotodiodo pin o de la variedad de fotodiodo
de avalancha. losalfilerabreviatura proviene de lapags-Iintrínseco-norteproceso de construcción, y el
términoavalanchadel proceso de ionización de rápido crecimiento que se desarrolla durante la
operación.
En general, el JFET es excelente para esta aplicación debido a su alto aislamiento en el lado de la
entrada y su capacidad para pasar rápidamente de un estado a otro debido a la entrada TTL. En el lado
de salida, el aislamiento bloquea cualquier efecto del circuito de detección del demodulador para que
no afecte la respuesta de CA, y proporciona cierta ganancia para la señal antes de que pase a la
siguiente etapa.
Controlador de relé MOSFET
El controlador de relé MOSFET que se describirá en esta sección es un excelente ejemplo de

cómo se pueden usar los FET paraimpulsar redes de alta corriente/alto voltaje sin extraer
corriente o energía del circuito de conducción. La alta impedancia de entrada de los FET
esencialmente aísla las dos partes de la red sin necesidad de enlaces ópticos o
electromagnéticos.. La red que se describirá se puede utilizar para una variedad de
aplicaciones, pero nuestra aplicación se limitará a un sistema de alarma que se activa cuando
alguien o algo pasa por el plano de la luz transmitida.
El LED IR (infrarrojo, no visible) de la figura 7.71 dirige su luz a través de un embudo direccional
para golpear la cara de una celda fotoconductora (sección 16.7) de la red de control. La celda
fotoconductora tiene un rango de resistencia de aproximadamente 200 kÆcomo esta oscuro
469
470SESGADO DE FET 6 voltios
Encimera,
alarma,
R1 100 k-
lámpara,
Límite etc
control R2 Relé Alta corriente o alto voltaje
sistema
50 k-
MOSFET
+
VGRAMO
VSG –
-
LED IR
Fotoconductor
célula
1 k- 200 k-
HIGO. 7.71
Controlador de relé MOSFET.
nivel de resistencia hasta menos de 1 kÆa altos niveles de iluminación. ResistorR1es una resistencia variable
que se puede utilizar para establecer el nivel de umbral del MOSFET de tipo empobrecido. Se empleó un
MOSFET de potencia media debido al alto nivel de corriente de drenaje a través de la bobina de
magnetización. El diodo se incluye como dispositivo de protección por las razones que se analizan en detalle
en la Sección 2.11.
Cuando el sistema está encendido y la luz golpea constantemente la celda fotoconductora, la
resistencia de la celda puede caer a 10 kÆ.En este nivel, una aplicación de la regla del divisor de voltaje
dará como resultado un voltaje de alrededor de 0,54 V en la terminal de la puerta (con el 50-kÆ
potenciometro puesto a 0 kÆ).El MOSFET estará encendido, pero no a un nivel de corriente de drenaje
que haga que el relé cambie de estado. Cuando alguien pasa, la fuente de luz se corta y la resistencia
de la celda puede aumentar rápidamente (en unos pocos microsegundos) a 100 kÆ.El voltaje en la
puerta aumentará a 3 V, encendiendo el MOSFET y activando el relé y encendiendo el sistema bajo
control. Un circuito de alarma tiene su propio diseño de control para garantizar que no se apague
cuando la luz regrese a la celda fotoconductora.
En esencia, por lo tanto, hemos controlado una red de alta corriente con un nivel de voltaje de CC
relativamente pequeño y un diseño bastante económico. El único defecto obvio en el diseño es el hecho de
que el MOSFET estará encendido incluso cuando no haya intrusión. Esto se puede remediar mediante el uso
de un diseño más sofisticado, pero tenga en cuenta queLos MOSFET suelen ser dispositivos de bajo
consumo de energía, por lo que la pérdida de energía, incluso con el tiempo, no es tan grande.
7.16 RESUMEN
-
Conclusiones y conceptos importantes
1. Una configuración de polarización fija tiene, como lo indica la etiqueta, unreparadovoltaje de cd aplicado desde la
puerta a la fuente para establecer el punto de operación.
2. Elno linealLa relación entre el voltaje de puerta a fuente y la corriente de drenaje de un JFET
requiere que se use una solución gráfica o matemática (que involucra la solución de dos
ecuaciones simultáneas) para determinar el punto de operación inactivo.
3. Todos los voltajes con un solo subíndice definen un voltaje desde un punto específico hastaterrestre.
4. La configuración de autopolarización está determinada por una ecuación paraVSGesa voluntadsiempre
pasar por el origen. Cualquier otro punto determinado por la ecuación de polarización establecerá una
derecholínea para representar la red de polarización.
5. Para la configuración de polarización del divisor de voltaje, siempre se puede suponer que la
corriente de puerta es 0 A para permitir unaaislamientode la red divisoria de tensión desde la
sección de salida. El voltaje de puerta a tierra resultante siempre serápositivo para unnorte
-canal JFETynegativo para unpags-canal JFET. valores crecientes deRSresulta envalores de
reposo más bajos deIDy másvalores negativos deVSGpor unnorte-canal JFET.
6. El método de análisis aplicado a los MOSFET de agotamiento es el mismo que se aplica ANÁLISIS INFORMÁTICO471
a los JFET, con la única diferencia de un posible punto de operación con unIDnivel
encimalosIDSSvalor.
7. Las características y el método de análisis aplicado a los MOSFET de tipo mejorado son
completamente diferentede los JFET y los MOSFET de tipo empobrecido. Para valores deV
SGmenor que el valor umbral, la corriente de drenaje es 0 A.
8. Al analizar redes con una variedad de dispositivos, primero trabaje con la región de la red
que proporcionará unanivel de voltaje o corrienteusando las relaciones básicas asociadas
con esos dispositivos. Luego use ese nivel y las ecuaciones apropiadas para encontrar otros
niveles de voltaje o corriente de la red en la región circundante del sistema.
9. El proceso de diseño a menudo requiere encontrar un nivel de resistencia para establecer el nivel de
voltaje o corriente deseado. Con esto en mente, recuerde que un nivel de resistencia se define por el
voltaje a través de la resistencia dividido por la corrientea través de la resistencia. En el proceso de
diseño, ambas cantidades suelen estar disponibles para un elemento resistivo en particular.
10. La capacidad de solucionar problemas de una red requiere unclaro,entendimiento firmedel
comportamiento terminal de cada uno de los dispositivos de la red. Ese conocimiento proporcionará
una estimarde los niveles de tensión de trabajo de puntos específicos de la red, que se pueden
comprobar con un voltímetro. La sección del óhmetro de un multímetro es particularmente útil para
garantizar que haya unaconexión verdaderaentre todos los elementos de la red.
11. El análisis depags-channel FETs es el mismo que se aplica anorte-canal FET excepto por el
hecho de que todos los voltajes tendrán elpolaridad opuestay las corrientes la direccion
opuesta.
ecuaciones
JFET/MOSFET de tipo empobrecimiento:
Configuración de polarización fija :VSG= -VGG=VGRAMO
Configuración de auto@sesgo :VSG= -IDRS
R2VDD
Voltaje @ polarización del divisor: VGRAMO=
R1+R2
VSG=VGRAMO-IDRS
MOSFET de tipo mejorado:
Sesgo de retroalimentación: VSD=VSG
VSG=VDD-IDRD
R2VDD
Voltaje @ polarización del divisor:VGRAMO=
R1+R2
VSG=VGRAMO-IDRS
-
7.17 ANÁLISIS POR COMPUTADORA
Ventanas PSpice
Configuración del divisor de voltaje JFET Ahora se verificarán los resultados del Ejemplo 7.19
utilizando PSpice Windows. La red de la figura 7.72 se construye utilizando métodos
informáticos descritos en los capítulos anteriores. El J2N3819 JFET se obtiene de laEVALUAR
biblioteca, yModelo Edit-PSpicese utiliza para establecerBetaa 0,222 mA/V2yVtoa -6 V. ElBeta
el valor se determina usando beta =IDSS>V2 PAGSecuación (6.17) y el provistoIDSSyVPAGS. los
resultados de laSimulaciónaparecen en la figura 7.73 con los niveles de voltaje y corriente de
polarización de cd. La corriente de drenaje resultante es de 4,225 mA, en comparación con el nivel
calculado de 4,24 mA, una combinación excelente. El voltajeVSGes 3,504 V - 5,070 V = -1,57 V frente al
nivel calculado de -1,56 V en el ejemplo 7.19: otra coincidencia excelente.
Red combinadaA continuación, se verificará el resultado del Ejemplo 7.12 con un transistor y JFET.
para el transistorBfse establece en 180, mientras que para el JFET,Betase establece en 0,333 mA/V2y
Vtoa -6 V como se indica en el ejemplo. Los resultados para todos los niveles de cd aparecen en la
figura 7.73. Tenga en cuenta de nuevo la excelente comparación con la solución de la calculadora, con
VDa 11,44 V en comparación con 11,07 V,VS=VCa 7,138 V en comparación con 7,32 V, yVSGa 3,380 V -
7,138 V = -3,76 V en comparación con -3,7 V.
472SESGADO DE FET
HIGO. 7.72 HIGO. 7.73

Configuración del divisor de voltaje JFET con resultados de Verificación de la solución calculada a mano del ejemplo 7.12
PSpice Windows para niveles de corriente y voltaje. utilizando PSpice Windows.
Multisim
Los resultados del Ejemplo 7.2 ahora se verificarán usando Multisim. La construcción de la red de la
figura 7.74 es esencialmente la misma que se aplica en los capítulos BJT. El JFET se obtiene
seleccionandoTransistor, la cuarta tecla hacia abajo en la primera barra de herramientas vertical. A
Seleccione un componenteAparecerá un cuadro de diálogo en el queJFET_Nse puede seleccionar
bajo el Familialistado. A lo largo deComponenteaparece una lista en la que2N3821se selecciona para
esta aplicación. UnOK, y se puede colocar en la pantalla. Después de hacer doble clic en el símbolo en
la pantalla, unJFET_Naparecerá un cuadro de diálogo en el queValorpuede ser seleccionado, seguido
HIGO. 7.74
Verificando los resultados del Ejemplo 7.2 usando Multisim.
porEditar modelo. UnEditar modeloaparecerá un cuadro de diálogo en el queBetayVtose puede EM PROBLEMA
configurar para0,222 mA/V2y -6 voltios, respectivamente. El valor deBetase determina usando la Ec.
(6.17) y los parámetros de la red como sigue:
IDSS 8mA 8mA

beta = = = =0,222 mA>V2
0VPAGS02 0 -6 voltios02 36 V2
Una vez realizado el cambio, asegúrese de seleccionarCambiar modelo de piezaantes de salir del cuadro
de diálogo. losJFET_Ncuadro de diálogo aparecerá de nuevo, pero unOKy se realizarán los cambios. Las
etiquetasIDSS 8mAyvicepresidente - 6 voltiosse agregan usandoColocar texto. Una verti-
aparecerá la barra cal marcando el lugar donde se puede ingresar la etiqueta. Una vez ingresado, se puede mover
fácilmente simplemente haciendo clic en el área y arrastrándolo a la posición deseada mientras mantiene presionado
el botón de clic.
Utilizando elIndicadorLa opción en la primera barra de herramientas vertical muestra los voltajes de
drenaje y fuente como se muestra en la Fig. 7.74. En ambos casos elVOLTÍMETRO_Vse eligió la opción en el
Seleccione un componentecaja de diálogo.
SeleccionandoSimular-Ejecutaro moviendo el interruptor a la1La posición da como resultado la visualización de
la figura 7.74. Tenga en cuenta queVSGa -2.603 V es una coincidencia exacta con la solución calculada a mano de
- 2,6 V. Aunque el indicador está conectado de fuente a tierra, tenga en cuenta que este también es el
voltaje de puerta a fuente porque el voltaje cae en el 1-MÆSe supone que la resistencia es de 0 V. El
nivel de 11.405 V en el drenaje está muy cerca de la solución calculada a mano de 11.42 V; en total,
una verificación completa de los resultados del ejemplo 7.2.
-
PROBLEMAS
*Nota:Los asteriscos indican problemas más difíciles.

7.2Configuración de polarización fija
1.Para la configuración de polarización fija de la figura 7.75:

un.Dibuje las características de transferencia del dispositivo.
B.Superponga la ecuación de la red en el mismo gráfico.
C.DeterminarIDqyVSD. q
D.Usando la ecuación de Shockley, resuelva paraIDq y luego encontrarVSD
q
.Comparar con las soluciones de
parte (c).
14 voltios
1.8 k-
HIGO. 7.75
Problemas 1 y 37.
2.Para la configuración de polarización fija de la figura 7.76, determine:

un.IDyqVSGusando
q
un enfoque puramente matemático.
B.Repita la parte (a) usando un enfoque gráfico y compare los resultados.
C.EncontrarVSD,VD,VGRAMO, yVSusando los resultados de la parte (a).
3.Dado el valor medido deVDen la figura 7.77, determine:

un.ID.
B.VSD.
C.VGG.
SESGACIÓN FT
- 3V
1.2 M-
IDSS=8mA
VD=6 voltios VPAGS= –4 voltios
+ VSD –
12 voltios 2.2 k-
ID
1 M-
–VGG
HIGO. 7.76 HIGO. 7.77

problema 2 Problema 3.
4.DeterminarVDyVSGpara la configuración de polarización fija de la figura 7.78.
5.DeterminarVDyVSGpara la configuración de polarización fija de la figura 7.79.
HIGO. 7.78 HIGO. 7.79

Problema 4. Problema 5.
7.3Configuración de autopolarización
6.Para la configuración de autopolarización de la figura 7.80:

un.Dibuje la curva de transferencia para el dispositivo.
B.Superponga la ecuación de la red en el mismo gráfico.
C.DeterminarIDqyVSG. q
D.CalcularVSD,VD,VGRAMO, yVS.
* 7. DeterminarIDpara
q
la red de la figura 7.80 usando un enfoque puramente matemático. Es decir,
establezca una ecuación cuadrática paraIDy elegir la solución compatible con las características de la
red. Compare con la solución obtenida en el problema 6.
8.Para la red de la figura 7.81, determine:

un.VSGq yID. q
B.VSD,VD,VGRAMO, yVS.
9.Dada la medidaVS=1.7 V para la red de la figura 7.82, determine:
un.IDq.
B.VSG. q
C.IDSS.
D.VD.
mi.VSD.
EM PROBLEMA
3 voltios
HIGO. 7.80 HIGO. 7.81 HIGO. 7.82

Problemas 6, 7 y 38. Problema 8. Problema 9.
* 10.Para la red de la figura 7.83, determine:

un.ID.
B.VSD.
C.VD.
D.VS.
* 11.EncontrarVSpara la red de la figura 7.84.
- 4V
HIGO. 7.83 HIGO. 7.84

7.4Polarización del divisor de voltaje
12Para la red de la figura 7.85, determine:

un.VGRAMO.
B.IDyV
q
SG. q
C.VDyVS.
D.VSD. q
13. un.Repita el problema 12 conRS=0,51 k- (alrededor del 50% del valor del problema 12).
¿Cuál es el efecto de un menorRSenIDyq VSG? q
B.¿Cuál es el valor mínimo posible deRSpara la red de la figura 7.85?
14Para la red de la figura 7.86,VD=12 V. Determinar:
un.ID.
B.VSyVSD.
C.VGRAMOyVSG.
D.VPAGS.
SESGACIÓN FT 18 voltios
ID
2 kΩ
+ VD=12 voltios
V GRAMO
VSD IDSS=8mA
+
12 voltios
680 kΩ
VSG VS
–
–
110 kΩ
0,68 kΩ
HIGO. 7.85 HIGO. 7.86

Problemas 12 y 13. Problema 14.
15.Determinar el valor deRSpara que la red de la figura 7.87 establezcaVD=10 voltios
16 voltios
RD 2 k-
R1 36 k-
VD=10 voltios
IDSS=12mA
VPAGS= –8 voltios
R2 12 k- RS
HIGO. 7.87
Problema 15.
7.5Configuración de puerta común
* dieciséis.Para la red de la figura 7.88, determine:

un.IDqyVSG. q
B.VSDyVS.
* 17.DadoVSD=4 V para la red de la figura 7.89, determine:
un.ID.
B.VDyVS.
20 voltios
C.VSG.
1,2 kΩ
- 2V
HIGO. 7.88 HIGO. 7.89

Problemas 16 y 39. Problema 17.
7.6Caso especial:VSGq 0V EM PROBLEMA
18Para la red de la figura 7.90.

un.EncontrarID.
q
B.DeterminarVDqyV SDq.
C.Encuentre la potencia suministrada por la fuente y disipada por el dispositivo.
19DeterminarVDyVSGpara la red de la figura 7.91 usando la información provista.
18 voltios
RD 1,8 kΩ
ID
+ VD
IDSS=4mA 4 voltios
VSD VPAGS=–2 voltios

1.8 k- 1 k-
– 16 voltios
–
VSG
+ IDSS=4mA
3.6 k- VPAGS= –6 voltios
1,2 kΩ
1.2 k-
HIGO. 7.90 HIGO. 7.91

7.7MOSFET de tipo empobrecimiento
20Para la configuración de autopolarización de la figura 7.92, determine:

un.IDq yVSG. q
B.VSDyVD.
un.IDqyV SGq.
B.VSDyVS.
HIGO. 7.92 HIGO. 7.93

7.8MOSFET de tipo mejorado

22Para la red de la figura 7.94, determine:
un.IDq.
B.VSGyVq SD. q
C.VDyVS.
D.VSD.
23Para la configuración del divisor de voltaje de la figura 7.95, determine:
un.IDqyVSG. q
B.VDyVS.
SESGACIÓN FT 24V
2,2 kΩ
10 MΩ
IDQ
VSG(J)= 3 voltios
ID(en)= 5mA
+ VSG(en)= 6 voltios
VGSQ–
6,8 MΩ
0,75 kΩ
HIGO. 7.94 HIGO. 7.95

7.10Redes combinadas
un.VGRAMO.
B.VSGyIqD. q
C.Imi.
D.IB.
mi.VD.
F.VC.
* 25.Para la red combinada de la figura 7.97, determine:
un.VByVGRAMO.
B.Vmi.
C.Imi,IC, yID.
D.IB.
mi.VC,VS, yVD.
F.VCE.
gramo.VSD.
VS,VC
VGRAMO IB
Vmi
HIGO. 7.96 HIGO. 7.97

7.11Diseño EM PROBLEMA
* 26.Diseñe una red de autopolarización usando un transistor JFET conIDSS=8mA yVPAGS= -6 V para tener unq
-apuntar aID=4 mA
q
usando un suministro de 14 V. Suponga queRD=3RSy utilice valores estándar.
* 27.Diseñe una red de polarización de divisor de voltaje utilizando un MOSFET de tipo empobrecimiento conI
DSS=10mA yVPAGS= -4 V para tener unq-apuntar
q
aID=2,5 mA usando un suministro de 24 V. Además,
configure VGRAMO=4 V y usoRD=2.5RSconR1= 22 M-. Utilice valores estándar.
28Diseñe una red como la que aparece en la figura 7.39 utilizando un MOSFET de tipo mejorado con
VSG(J)= 4 V yk=0.5 * 10-3A>V2tener unq-Punto deID=6mA Utilice una alimentación
q
de 16 V y
valores estándar.
7.12Solución de problemas
* 29.¿Qué sugieren las lecturas de cada configuración de la figura 7.98 sobre el funcionamiento de la
red?
HIGO. 7.98
Problema 29.
* 30.Aunque las lecturas de la figura 7.99 inicialmente sugieren que la red se está comportando
correctamente, determine una posible causa del estado no deseado de la red.
* 31.La red de la figura 7.100 no funciona correctamente. ¿Cuál es la causa específica de su falla?
HIGO. 7.99 HIGO. 7.100

SESGACIÓN FT 7.13pags-FET de canal
un.IDqyVSG. q
B.VSD.
C.VD.
un.IDqyVSG. q
B.VSD.
C.VD.
HIGO. 7.101 HIGO. 7.102

7.14Curva de polarización JFET universal
34.Repita el Problema 1 utilizando la curva de polarización JFET universal.
7.15Análisis informático
38.Realice un análisis de PSpice Windows de la red del Problema 1.
39.Realice un análisis de PSpice Windows de la red del Problema 6.
40Realice un análisis Multisim de la red del Problema 16.
41.Realice un análisis Multisim de la red del Problema 33.

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CAPÍTULO 1: Diodos Semiconductores 1

CAPÍTULO 2: Aplicaciones de diodos 55

CAPÍTULO 3: Transistores de unión bipolar 129

CAPÍTULO 4: Polarización de CC: BJT 160

CAPÍTULO 5: Análisis BJT AC 253

CAPÍTULO 6: Transistores de efecto de campo 378

CAPÍTULO 7: Polarización FET 422

CAPÍTULO 8: Amplificadores FET 481

CAPÍTULO 9: Respuesta de frecuencia BJT y JFET 545

CAPITULO 10: Amplificadores Operacionales 607

CAPÍTULO 11: Aplicaciones de amplificadores operacionales 653

CAPÍTULO 12: Amplificadores de potencia 683

CAPÍTULO 13: Circuitos integrados digitales lineales 722

CAPÍTULO 14: Circuitos de retroalimentación y osciladores 751

CAPÍTULO 15: Fuentes de alimentación (reguladores de voltaje) 783

CAPÍTULO 16: Otros dispositivos de dos terminales 811

CAPITULO 17:pnpny otros dispositivos 841

Apéndice A: Parámetros híbridos: determinaciones

Apéndice C: Gráficos y tablas 891

Apéndice D: Soluciones a problemas

CAPÍTULO 1: Diodos Semiconductores 1

CAPÍTULO 2: Aplicaciones de diodos 55

CAPÍTULO 3: Transistores de unión bipolar 129

CAPÍTULO 4: Polarización de CC: BJT 160

5.1 Introducción 253

CAPÍTULO 6: Transistores de efecto de campo 378

CAPÍTULO 7: Polarización FET 422

CAPÍTULO 8: Amplificadores FET 481

CAPITULO 10: Amplificadores Operacionales 607

CAPÍTULO 11: Aplicaciones de amplificadores operacionales 653

CAPÍTULO 12: Amplificadores de potencia 683

CAPÍTULO 13: Circuitos integrados digitales lineales 722

CAPÍTULO 14: Circuitos de retroalimentación y osciladores 751

CAPÍTULO 15: Fuentes de alimentación (reguladores de voltaje) 783

CAPITULO 17:pnpny otros dispositivos 841

Apéndice A: Parámetros híbridos: determinaciones gráficas y

Apéndice B: Cálculos de voltaje y factor de ondulación 885

Apéndice D: Soluciones a problemas

- Ser capaz de realizar un análisis de CC de redes JFET, MOSFET y MESFET.

Para los MOSFET y MESFET de tipo mejorado, se aplica la siguiente ecuación:

7.2 CONFIGURACIÓN DE BIAS FIJA

La caída de cero voltios a travésRGRAMOpermisos de reemplazoRGRAMOpor un equivalente de cortocircuito, como

y VSG= -VGG (7.5)

El voltaje de drenaje a fuente de la sección de salida se puede determinar aplicando la ley de

Usando la notación de doble subíndice, tenemos

El hecho de queVD=VSDyVGRAMO=VSGes bastante obvio por el hecho de queVS=0 V, pero las

=10mA(1 - 0,25)2= 10mA(0,75)2= 10mA(0,5625) =

Enfoque gráficoLa curva de Shockley resultante y la línea vertical enVSG= -2 V se

un. Por lo tanto,

VSG=q -VGG= -2 voltios

7.3 CONFIGURACIÓN DE AUTOBIAS

El segundo punto de la Ec. (7.10) requiere que un nivel deVSGoIDelegirse y el nivel

EJEMPLO 7.2 Determine lo siguiente para la red de la figura 7.12:

Si por casualidad elegimosID=8 mA, el valor resultante deVSGsería -8 V, como se muestra

HIGO. 7.14 HIGO. 7.15

EJEMPLO 7.3Encuentre el punto de reposo para la red de la figura 7.12 si:

Solución:Ambas cosasRS-100 - yRS-10 k- se trazan en la figura 7.16.

VDD VDD VDD

se muestra en la figura 7.20. Es bastante obvio a partir de la figura 7.20 que:

Una vez que los valores de reposoq

EJEMPLO 7.4 Determine lo siguiente para la red de la figura 7.21:

7.5 CONFIGURACIÓN DE PUERTA COMÚN