Actividad 06

Aritmética computacional

Introducción

Para continuar con la practica de modulos secuenciales (“always”) pondremos en

practica un decodificador, estos modulos tienen la capacidad de implementarse en
diferentes diseños o aplicaciones.
Aqui se practicara el condicional mas habitual en programacion, el “if”.
Asi mismo habra que investigar lo siguiente:
 Historia del decodificador,
 Generalidades del ISA de arquitectura MIPS,
 En Verilog, asignacion por bloqueo y no bloqueo (blocking and non-blocking
assignment)

Objetivos
Crear 6 modulos, 4 de operaciónes(ustedes elegiran que operaciones tendran
internamente, estas no pueden ser repetidas), 1 para el decodificador
(ModDecoder, ver Figura 1) y el correspondiente TB del decodificador. Donde todas
los modulos de operaciones deben de tener una señal de habilitacion(en), dos
entradas y una salida de ancho de palabra de 4 bits para sus operandos(x,y) y su
salida resultado respectivamente.

Figura 1: I/O del modulo

'ModDecoder'
Internamente del modulo “ModDecoder” las conexiones seran de la siguiente manera
ver Figura 2, cada entrada de habilitacion de los modulos de operación estara
conectado a un bit de salida del decoder (hecho con sentencia condicional ‘case’).
Para el ModDecoder_TB debe de realizar/seleccionar al menos 3 veces cada operación
y mostrar en su reporte la tabla de evaluacion, es decir que datos se ingresan y que
resultados se esperan.

Figura 2: Interconexion del decoder con las intancias de operaciones.

*Nota: Los nombres de los archivos “.v”, módulos y elementos de entrada y salida son
opcionales los aquí presentados son ejemplos.

Entregables

Deberán ser dos archivos (x1)”.pdf”, (6x)”.v” donde:

[Reporte].pdf
Codigo en Verilog:
Todos usando buses de entrada/salida y cables (si es necesario).
Archivos Verilog –
 op0.v ,op1.v,op2.v,op3.v
 ModDecoder.v, ModDecoder_tb.v
Recuerde que la actividad se revisará con la simulación donde los resultados de las
operaciones deben visualizarse en formato (ó radix) decimal.