Tema10 SistemSecuencial

TEMA 10.
CIRCUITOS
SECUENCIALES
http://www.tech-faq.com/wp-content/uploads/images/integrated-circuit-layout.jpg
IEEE 125 Aniversary: http://www.flickr.com/photos/ieee125/with/2809342254/
Raúl Rengel Estévez: raulr@usal.es

María Jesús Martín Martínez : mjmm@usal.es 1
TEMA 10. CIRCUITOS
SECUENCIALES
- Introducción
- Elementos de memoria : biestables, latches
- Registros de desplazamiento estáticos
- Circuitos secuenciales síncronos
- Circuitos secuenciales asíncronos

TEMA 10. CIRCUITOS SECUENCIALES
INTRODUCCIÓN
Sistemas combinacionales: la salida depende solamente de lo que

haya en las entradas en ese instante
Sistemas secuenciales:
La salida depende de los valores de las entradas en ese instante y
también de los valores que tuvieron en los instantes anteriores
Circuitos que “recuerdan” o tienen memoria de las situaciones de interés

por las que ha pasado el sistema a las situaciones se denominan estados
Variables de estado: en cada caso concreto definen los estados a

recordar
Ejemplo: Circuito de una única entrada y una única salida y que

proporciona salida 1 cuando aparece en la entrada dos “1” consecutivos
INTRODUCCIÓN
La forma de operar de un sistema secuencial

Operación secuencial del sistema: dado un estado y una entrada el
sistema produce una salida y el estado siguiente
Entrada Salida
Estado Estado
xni zni
anterior siguiente
+1
D. Pardo, et al. 2006
Se describe mediante un diagrama de estados (Secuencia de grafos) por

los que pasa el circuito como consecuencia de las sucesivas entradas y las
salidas que produce
Ejemplos: ASCENSOR
BOLIGRAFO entre dos pisos
ENTRADAS Pulsar Llamada desde el bajo

No Pulsar Llamada desde el primero
SALIDAS Sale Punta Motor en marcha:
Entra Punta Sube o baja
No Se Mueve Punta. Motor parado
ESTADOS Punta Dentro Ascensor piso bajo
INTERNOS Punta Fuera. Ascensor piso 1º
INTRODUCCIÓN
Hablamos de estado siguiente y anterior: Secuencia temporal
Clasificación de sistemas secuenciales: definición de secuencia

Sistemas síncronos:
Sólo se observa el sistema durante el pulso de reloj
marcapasos
El reloj establece cuando se modifica el estado (no la salida:
sistemas Mealy).
Sistemas asíncronos:
El sistema es permanentemente activo
Un cambio en alguna de las entradas del sistema: induce un
transitorio que evoluciona hasta el siguiente estado
ESTRUCTURA GENERAL DE UN SISTEMA SECUENCIAL SÍNCRONO
Variables
de entrada Variables
Sistema de salida
xi
Combinacional zi
Reloj
Variables Variables
de estado de excitación
yi Yi
Memoria
Dos bloques básicos: en coincidencia con el pulso de reloj

• Un bloque combinacional que :
Lee las variables de entrada y de estado.
Genera las funciones booleanas de salida y de excitación.
• Un bloque de memoria que:
“recuerda” la evolución del sistema
configura el estado anterior
• El nuevo estado se generará y será leído con el nuevo pulso de reloj

ELEMENTOS DE MEMORIA: FLIP-FLOP o BIESTABLE
BIESTABLE: circuito secuencial que se caracteriza por:
Tener dos estados estables: almacena permanentemente un bit “0” y “1”:

Estado: contenido de la memoria
Reloj
Se mantiene indefinidamente
Variables Variables
en uno de los estados posibles de estado de excitación
Memoria
yi Yi
Entradas o señales externas de excitación hacen que el BIESTABLE

cambie de estado.
NOTA: La funció
función de excitació
excitación es caracterí
característica de cada tipo de biestable (D, T, RS o JK).
JK).
Tienen dos salidas:

Q y Q : son las variables de estado (definen los estados internos)
Las salidas dependen de las entradas (vars de excitación) y del estado anterior
ELEMENTOS DE MEMORIA
Flip-flop RS (implementación NOR)
Q = R Q' Q' = S Q
Q’
http://www.profesormolina.com.ar/electronica/componentes/int/biest.htm
• Una de las dos entradas a “0”, salidas complementarias.

• Una entrada a “1” determina el valor de la salida.
Tabla de estados
R S Q Q’
0 1 se conserva el estado
0 0
1 0
0 1 1 0
1 0 0 1
viola complementariedad
1 1 0 0
Tabla de estados (combinacional
(combinacional))
Flip-flop RS (implementación NOR) :tabla característica
transiciones entre estados
Partimos de Qn=0 e introducimos R=S=0: estado de memoria
Tabla característica
Q’
R S Qn + 1
0 0 Qn MEM
0 1 1 SET
1 0 0 RESET
Partimos de Qn=0 e introducimos R=0, S=1: SET
1 1 ?
Q’
J K Qn Qn +1
Flip-flop JK
0 0 0 0 No cambio
0 0 1 1
0 1 0 0 Reset
0 1 1 0
1 0 0 1 Set
1 0 1 1
1 1 0 1 Basculación
1 1 1 0
Tabla característica del
flip-flop J-K
Tabla de Excitación
Qn J K Qn+1 J K Qn + 1
0 0 × 0 0 0 Qn
0 1 × 1 0 1 0
1 × 1 0 1 0 1
1 × 0 1 1 1 Qn
Flip-flop JK master-slave: flip-flop activado por flancos de la señal

del reloj
J Q
K Q'
Reloj
Diagrama ló
lógico del flip-
flip-flop J-K
Bloquea el cambio en la salida hasta que no acaba el pulso de reloj.

J Q
Flip-flop T (K = J)
T
K
Q
CP
T Qn+1
0 0 Qn
1 1 Qn
Tabla de verdad Func.

Func. log Tabla caracterí
característica
Si mantenemos J=K=T=1, la salida oscila Aplicaciones:

Divisor de frecuencia por 2
Contadores …
J Q
D
Flip-flop D (D=J= K )
K
Q
CP
J K D Qn+1 D. Pardo, et al. 2006
0 1 0 0
1 0 1 1
Tabla de verdad Func.

Func. log Tabla caracterí
característica
La salida en el estado siguiente sigue a la entrada (útil para

almacenar un único bit de datos)
Aplicación: registros de desplazamiento

REGISTROS DE DESPLAZAMIENTO
Registro de desplazamiento con carga serie

Salida de datos serie o paralelo
Salidas paralelo
Q Q Q
Entrada serie D D D Salida
serie
CP CP CP
Pulsos de
desplazamiento

REGISTROS DE DESPLAZAMIENTO
Registro de desplazamiento con carga en paralelo y salida serie
Desplaza/Carga
Q2 Q1 Q0
D2 D1 D0
CP CP CP
Pulsos de reloj
Entradas en paralelo

SÍNTESIS DE SISTEMAS SECUENCIALES SÍNCRONOS
Analizar el enunciado con el fin de determinar el número de entradas y

el de salidas
Obtención del diagrama de estados
Asignación secundaria: asignar un número binario a cada estado
Programación de los flip-flops: obtención de las variables de excitación
de los biestables para que dado un estado y unos valores de las entradas,
se obtenga el estado siguiente
Ecuaciones de las redes de control: por métodos puramente
combinacionales y a partir de las matrices de control, se obtienen las
ecuaciones correspondientes
Síntesis de las redes combinacionales de control
Síntesis de la red de salida
Veamos un ejemplo:
Diseñar un circuito secuencial síncrono que presente un valor uno en su
salida cada vez que el número de unos, coincidentes con el pulso de reloj,
contenidos en una secuencia de 3 bits, sea impar

ANÁLISIS DE CIRCUITOS SECUENCIALES SÍNCRONOS
Consiste en el proceso inverso de la síntesis

Procedimiento general:
Escribir las ecuaciones de excitación de los flip-flops
Construir las matrices de programación a partir de las ecuaciones
anteriores
Construir las matrices de estado, empleando la tabla característica de
los flip-flop y las matrices de programación obtenidas previamente
Construir el diagrama de estados a partir de la matriz de estados y la
de salida
Asignación secundaria y reducción de estados, si ha lugar
Trascripción literal de la operación del circuito

ANÁLISIS DE CIRCUITOS SECUENCIALES SÍNCRONOS
Ejemplo
CP
Salida, z CP
Circuito C z
Entrada, w B
w
C
B
S A
Q
CPQ
R
w B A
Ecuaciones de excitación
A
Matrices de programación
B B
Matrices de estado
S Q
Matrices de salida
CPQ
B R B
C
Diagrama de estados
A Asignación secundaria
S Q
w C Trascripción literal
B
CPQ
R C
D. Pardo, et al. 2006 w
SISTEMAS SECUENCIALES ASÍNCRONOS
Son aquellos que NO se encuentran pilotados por un pulso de reloj

Alta velocidad de respuesta
Dos tipos:
Sistemas de modo de nivel: cambio en una de las entradas
Sistemas de modo de pulso: doble cambio en una entrada a pulso

SISTEMAS SECUENCIALES ASÍNCRONOS: Modo de PULSO
Se diseñan con elementos de memoria sin reloj (latches)
Variables
Sistema de salida
xi
Combinacional zi
Reloj
Variables Variables
de estado de excitación
yi Yi
Memoria

RESTRICCIONES
• NO pulsos simultáneos en dos o más entradas (n

entradas, n+1 posibles condiciones de entrada)
• Transiciones de los elementos de memoria iniciadas por
los pulsos de entrada
• Las variables de entrada sólo se utilizan en la forma no
complementada o complementada, pero no en ambas

Veamos un ejemplo
x1
x2 Matrices de programación
Matrices de estado
Diagrama de estados
y Asignación secundaria
Q S
Trascripción literal
Q R
y
SISTEMAS SECUENCIALES ASÍNCRONOS (Modo de PULSO): SINTESIS
No existe señal de reloj

El disparo del circuito se realiza con pulsos en las entradas
Obtención del diagrama de estados
Asignación de estados
Matrices de estado
Matrices de programación y de salida
Ecuaciones de programación y de salida
Dibujar el circuito
Veamos un ejemplo:
Diseñar un circuito de modo de pulso con dos líneas de entrada x1 y x2
y una línea de salida z. El circuito debe producir un pulso en la salida
que coincida con el último pulso de entrada de la secuencia x1-x2-x2.
Ninguna otra secuencia de entrada debe producir un pulso de salida
(circuito detector de secuencia)
SISTEMAS SECUENCIALES ASÍNCRONOS: Modo de NIVEL
El cambio de nivel de una entrada provoca el posible cambio de

la salida y el estado
No son necesarios elementos de memoria
Circuito combinacional realimentado
Variables
Sistema de
xi
Combinacional salida zj
Variables Variables
de de
estado ys excitación Yr
Retardo ∆t

SISTEMAS SECUENCIALES ASÍNCRONOS (Modo de NIVEL): ANALISIS
Ecuaciones combinacionales
Matriz de excitación
Matriz de transición
x1 z
Matriz de flujo
Matriz de salida
x2
Descripción literal

SISTEMAS SECUENCIALES ASÍNCRONOS (Modo de NIVEL): ANALISIS
Ejemplo: flip-flop RS asíncrono implementación NAND

S
x R
y 00 01 11 10
00 11 11 11 11
S
y
X = y+S 01 11 11 01 01
x Y = x +R 10
11 11 00 01
R
10 11 10 10 11
XY
S S
x R x R
y 00 01 11 10 y 00 01 11 10
00 00 1 2 3,4 5
01 01 1 2 3 5
11 11 1 2 3,4 5
10 10 1 2 4 5

SISTEMAS SECUENCIALES ASÍNCRONOS (Modo de NIVEL): SÍNTESIS
Veamos un ejemplo:
Dadas dos señales A y B (entradas), diseñar una red que suministre
una salida z = 1 cuando ambas entradas son 1, pero sólo si, partiendo
de entradas A=B=0, A fue 1 antes que B. Si la salida es 1 se mantiene
hasta que B sea 0. Suponemos que las entradas no cambian a la vez
Tabla de flujo primitiva

Reducción de la tabla primitiva a
Tabla de flujo reducida
Matriz de excitación
Matriz de salida
Implementación

TEMA 10. Problemas de
CIRCUITOS SECUENCIALES

PROBLEMAS CIRC. SEC. SÍNCRONOS. PROB. 1

C
A B
B J
B J Q A J Q Q
A
K
Q B
K CP Q
C
K Q
CP CP
CP
Matrices de estado
Matrices de salida
Diagrama de estados
Asignación secundaria

x Q A
D
y Q A
CP
y z
x J Q
y
CPQ B
K
CP Ecuaciones de excitación
Matrices de estado
Matrices de salida
Diagrama de estados
Asignación secundaria
x z
J Q
y2 y1
x K
CP
Q Matrices de programación
Matrices de estado
Matrices de salida
x y2 Diagrama de estados
J Q
x Asignación secundaria
y1 K CPQ Trascripción literal

CP

0/0
x/z AB
00 CP t
1/0
x
0/0
01 0/0
A
1/0
0/0 B
10
1/0 z
11
1/1 D. Pardo, et al. 2006

00/ 0 11/ 1
ab/z
A CP
11/1
1 01/ 0
11/ 0 a
01/ 0
11/ 0
b
B D
00/1 01/ 0
10/ 0 Estado A A B D C C C A
10/ 1
10/ 0
z
10/1 C 00/ 1
01/ 0
00/ 0 D. Pardo, et al. 2006

PROBLEMAS CIRC. SEC. ASÍNCRONOS MODO DE NIVEL
Se desea automatizar la barrera de un cruce a nivel entre una carretera

y una vía férrea con una sola vía. Para ello se colocan en la vía dos
conmutadores, uno a cada lado del cruce, separados por una distancia
mayor que la longitud de cualquier tren y que están activados mientras
está pasando el tren por ellos. Diseñar un circuito secuencial asíncrono
de modo de nivel para el control de la barrera, de manera que ésta baje
cuando el tren se acerca al cruce y suba cuando el tren se aleje. Entre
los dos conmutadores nunca están dos trenes; es decir, nunca dos
trenes circulan suficientemente juntos.

Agradecimientos
Daniel Pardo Collantes, Área de Electrónica, Departamento de Física Aplicada.
Universidad de Salamanca.
Referencias
Pardo Collantes, Daniel; Bailón Vega, Luís A., “Fundamentos de Electrónica
Digital”.Universidad de Salamanca. Ediciones Universidad de Salamanca. 2006.
http://www.profesormolina.com.ar/electronica/componentes/int/sist_digit/image018.jpg
http://2.bp.blogspot.com/_Sb4aoWqhThY/S99T4vz6k-
I/AAAAAAAABzY/6JcgGuof_aQ/s1600/muestreo.png


Tema10 SistemSecuencial

Cargado por

Información del documento

Descripción original:

Título original

Derechos de autor

Formatos disponibles

Compartir este documento

Compartir o incrustar documentos

Opciones para compartir

¿Le pareció útil este documento?

¿Este contenido es inapropiado?

Copyright:

Formatos disponibles

Tema10 SistemSecuencial

Cargado por

Copyright:

Formatos disponibles

TEMA 10.

IEEE 125 Aniversary: http://www.flickr.com/photos/ieee125/with/2809342254/

Raúl Rengel Estévez: raulr@usal.es

Raúl Rengel Estévez: raulr@usal.es

Sistemas combinacionales: la salida depende solamente de lo que

Circuitos que “recuerdan” o tienen memoria de las situaciones de interés

Variables de estado: en cada caso concreto definen los estados a

Ejemplo: Circuito de una única entrada y una única salida y que

La forma de operar de un sistema secuencial

Se describe mediante un diagrama de estados (Secuencia de grafos) por

ENTRADAS Pulsar Llamada desde el bajo

Hablamos de estado siguiente y anterior: Secuencia temporal

Clasificación de sistemas secuenciales: definición de secuencia

ESTRUCTURA GENERAL DE UN SISTEMA SECUENCIAL SÍNCRONO

Dos bloques básicos: en coincidencia con el pulso de reloj

Raúl Rengel Estévez: raulr@usal.es

ELEMENTOS DE MEMORIA: FLIP-FLOP o BIESTABLE

BIESTABLE: circuito secuencial que se caracteriza por:

Tener dos estados estables: almacena permanentemente un bit “0” y “1”:

Entradas o señales externas de excitación hacen que el BIESTABLE

Tienen dos salidas:

Flip-flop RS (implementación NOR)

• Una de las dos entradas a “0”, salidas complementarias.

Flip-flop JK master-slave: flip-flop activado por flancos de la señal

Bloquea el cambio en la salida hasta que no acaba el pulso de reloj.

Raúl Rengel Estévez: raulr@usal.es

D. Pardo, et al. 2006

Tabla de verdad Func.

Si mantenemos J=K=T=1, la salida oscila Aplicaciones:

J K D Qn+1 D. Pardo, et al. 2006

Tabla de verdad Func.

La salida en el estado siguiente sigue a la entrada (útil para

Aplicación: registros de desplazamiento

Registro de desplazamiento con carga serie

Raúl Rengel Estévez: raulr@usal.es

Registro de desplazamiento con carga en paralelo y salida serie

D. Pardo, et al. 2006

Raúl Rengel Estévez: raulr@usal.es

SÍNTESIS DE SISTEMAS SECUENCIALES SÍNCRONOS

Analizar el enunciado con el fin de determinar el número de entradas y

Raúl Rengel Estévez: raulr@usal.es

ANÁLISIS DE CIRCUITOS SECUENCIALES SÍNCRONOS

Consiste en el proceso inverso de la síntesis

Raúl Rengel Estévez: raulr@usal.es

SISTEMAS SECUENCIALES ASÍNCRONOS

Son aquellos que NO se encuentran pilotados por un pulso de reloj

Sistemas de modo de nivel: cambio en una de las entradas

Sistemas de modo de pulso: doble cambio en una entrada a pulso

Raúl Rengel Estévez: raulr@usal.es

SISTEMAS SECUENCIALES ASÍNCRONOS: Modo de PULSO

Se diseñan con elementos de memoria sin reloj (latches)

Raúl Rengel Estévez: raulr@usal.es

SISTEMAS SECUENCIALES ASÍNCRONOS: Modo de PULSO

• NO pulsos simultáneos en dos o más entradas (n

Raúl Rengel Estévez: raulr@usal.es

SISTEMAS SECUENCIALES ASÍNCRONOS: Modo de PULSO

SISTEMAS SECUENCIALES ASÍNCRONOS (Modo de PULSO): SINTESIS

No existe señal de reloj

SISTEMAS SECUENCIALES ASÍNCRONOS: Modo de NIVEL

El cambio de nivel de una entrada provoca el posible cambio de

Raúl Rengel Estévez: raulr@usal.es

SISTEMAS SECUENCIALES ASÍNCRONOS (Modo de NIVEL): ANALISIS