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JID: MICPRO
ARTÍCULO EN PRENSA [m5G; 24 de noviembre de 2015; 12:11]

Microprocesadores y microsistemas 000 (2015) 1–10

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Microprocesadores y microsistemas
revista Página de inicio: www.elsevier.com/locate/micpro

Un PLC basado en IEC 61131-3 implementado mediante un FPGA

M. Chmiel a, J. Kulisz a,∗, R. Czerwinski a, A. Krzyzyk B, M. Rosol B, P. Smolarek a
a Instituto de Electrónica, Facultad de Control Automático, Electrónica e Informática, Universidad Tecnológica de Silesia, Akademicka Str. 16, 44-100 Gliwice, Polonia

B Cadence Design Systems, Inc., Katowice, Polonia

información del artículo abstracto

Historia del artículo: El artículo analiza el proceso de diseño de un controlador lógico programable implementado por medio de un dispositivo
Recibido el 29 de septiembre de 2015
FPGA. El PLC implementa a nivel de lenguaje máquina un subconjunto del conjunto de instrucciones definido en la norma EN
Aceptado el 2 de noviembre de 2015
61131-3. Se presentan diferentes aspectos de la lista de instrucciones y el diseño de la arquitectura de hardware, sin embargo,
Disponible en línea el xxx
dos aspectos son los más importantes: la Unidad Central de Procesamiento (CPU) y la Unidad Aritmética y Lógica (ALU). La ALU
Palabras clave: puede ejecutar 34 operaciones, que incluyen las operaciones lógicas básicas, comparadores y las cuatro operaciones
Controladores lógicos aritméticas básicas. Las operaciones se pueden realizar para números de coma flotante y de coma fija. Todas las operaciones
programables Norma EN 61131-3 se implementan íntegramente en hardware, por lo que la solución es rápida. El PLC desarrollado se implementa mediante un
Unidades centrales de procesamiento dispositivo FPGA; sin embargo, los modelos HDL utilizados para la síntesis se pueden portar fácilmente a un ASIC.
Unidades aritméticas y lógicas Aritmética de © 2015 Publicado por Elsevier BV
coma flotante Arreglos de puertas
programables en campo

1. Introducción
Los controladores lógicos programables (PLC) han ganado gran popularidad como
un medio conveniente para implementar sistemas de control durante los últimos 50
años. Durante muchos años, los PLC se solían construir utilizando microprocesadores de
uso general o unidades de microcontroladores (MCU), por ejemplo, el popular MCS'51 de
Intel.[1,2]. Estas soluciones eran baratas, pero bastante inconvenientes en términos de
implementar muchas funcionalidades específicas para PLC. Los programas de los PLC
tuvieron que compilarse en el lenguaje de máquina de la MCU de destino y la
funcionalidad específica del PLC se implementó completamente en el software. Las
matrices de puertas programables en campo (FPGA) y los circuitos integrados específicos
de la aplicación (ASIC) en general, ofrecen una alternativa interesante al diseño de PLC
basados en MCU. Los recursos lógicos de los dispositivos FPGA modernos pueden
alcanzar millones de puertas lógicas equivalentes[3,4], lo que es suficiente para
implementar en un solo dispositivo una CPU completa de 32 bits, junto con la mayoría de
las periferias.
La gran popularidad de los PLC hizo que muchos proveedores ofrecieran
muchos tipos diferentes de controladores. Un intento de poner algunos pedidos
en el mercado de los PLC llevó al establecimiento de la norma EN 61131. La EN
61131 es un estándar para controladores programables[5]. Consta de nueve
partes; sin embargo, la más importante para las investigaciones de investigación
de los autores es la tercera parte (EN 61131-3). Esta parte analiza los lenguajes de
programación. Se especifican dos grupos de idiomas: idiomas de texto y gráficos.
∗ Autor
correspondiente. Tel .: +48 322371495.
Correos electrónicos: mchmiel@polsl.pl (M. Chmiel), jozef.kulisz@polsl.pl (J. Kulisz),
rczerwinski@polsl.pl (R. Czerwinski), adrian.krzyzyk@gmail.com (A. Krzyzyk),
rosolm@interia.pl (M. Rosol), issenheimm@tlen.pl (P. Smolarek).
Idiomas. Los más comunes en la industria son los lenguajes gráficos. Por
otro lado, la forma de lenguaje más cómoda, durante el diseño del
controlador y también para los programadores, es Instruction List (IL). La
lista de instrucciones es especialmente útil para probar, poner en marcha y
mejorar los programas de control.
Algunos fabricantes ofrecen controladores que se pueden programar
utilizando idiomas clasificados según la norma EN 61131-3 [1,2,6]. Muy a
menudo, parece que la estructura de hardware del PLC no es compatible
con el estándar de software: el fabricante utiliza un compilador que traduce
el programa de procesamiento adicional escrito en un lenguaje estándar al
lenguaje "nativo" y luego lo compila para ese lenguaje de controlador.[7].
Este enfoque a menudo hace que el uso del PLC no sea óptimo. De hecho,
los recursos del controlador no están alineados con los estándares.
La capacidad lógica y la flexibilidad de los FPGA modernos nos brindan la
oportunidad de desarrollar y probar diferentes soluciones y prototipos
construidos de PLC. [8,9,10,11,12]. El diseño presentado se basa en la
arquitectura clásica de “software”: el PLC se realiza como una unidad
microprogramada en la que la operación se basa en el programa de control.
La implementación del PLC nos da la oportunidad de comprobar las ventajas
y desventajas del estándar. También se puede comprobar la viabilidad de las
colecciones estándar[13,14]. Además, es posible integrar bloques de
funciones como B-BAC escritos en un lenguaje estándar en el PLC y
aumentar la efectividad del programa de control.[15].
Las consideraciones mencionadas fueron la inspiración para un grupo de
investigadores de la Universidad Tecnológica de Silesia para desarrollar un
diseño de prototipo de un PLC e implementarlo como un todo en un
dispositivo FPGA. Otro objetivo del proyecto fue diseñar una CPU con la lista
de instrucciones compatible con la Norma EN 61131-3

http://dx.doi.org/10.1016/j.micpro.2015.11.001
0141-9331 / © 2015 Publicado por Elsevier BV

Cite este artículo como: M. Chmiel et al., Un PLC basado en IEC 61131-3 implementado por medio de un FPGA, microprocesadores y microsistemas
(2015), http://dx.doi.org/10.1016/j.micpro.2015.11.001
JID: MICPRO
ARTÍCULO EN PRENSA
2 M. Chmiel y col. / Microprocesadores y microsistemas 000 (2015) 1–10
[7]. Con este diseño el objetivo era lograr la compatibilidad con la norma a
nivel de lenguaje máquina. Sin embargo, se debe enfatizar que no se
implementa la norma completa, sino un subconjunto de ella. Un objetivo de
la norma era definir un conjunto de operaciones posiblemente completo, e
incluso redundante, y una variedad de tipos de datos, que se supone cubre
todos los problemas imaginables. Muchas operaciones (normalmente
descritas como "funciones"), son muy complejas, y su implementación
directa en hardware sería muy difícil y poco práctica. De este conjunto, se
eligió un subconjunto de 122 instrucciones para su implementación.
La idea de desarrollar una CPU de PLC, que está optimizada para ejecutar
programas de control escritos en un lenguaje particular, se presentó en varios
trabajos, por ejemplo, en [dieciséis] para el formato LAD, y en [17], y [18]para IL.
El propósito del trabajo es presentar un concepto de implementación clásica
de un controlador lógico programable mediante dispositivos lógicos FPGA. El
concepto de PLC presentado es compatible con la norma EN 61131-3. El término
"arquitectura de software clásica" significa un procesador de software. De hecho,
cabe señalar que la solución presentada es un System on Chip. La CPU presentada
es realmente un procesador de software; sin embargo, es compatible con
módulos de hardware; por ejemplo, los temporizadores y contadores se realizan
como bloques de hardware y funcionan en paralelo (concurrente) con la CPU.
[19,20,21]. El aspecto más importante del artículo es el diseño de la Unidad
Aritmética y Lógica (ALU). Un rasgo característico de la ALU es que todas las
operaciones aritméticas admitidas se implementaron completamente en
hardware.
El documento considera tres aspectos diferentes: la norma EN 61131-3, los
elementos de la estructura del PLC y los recursos de FPGA.
2. Estructura del PLC
Hay muchos grados de libertad al comenzar a diseñar un PLC. Una
limitación era obvia, la norma EN 61131-3, pero la otra debe asumirse. Se ha
asumido que las instrucciones son unarias o sin argumento. Debido al
carácter experimental y de investigación del trabajo, no es necesario
construir un PLC enorme. Los supuestos básicos incluyen: el bus de datos
tiene un ancho de 32 bits, el bus de direcciones tiene un ancho de 8 bits y el
bus de control tiene un ancho de 10 bits.
Una estructura generalizada del PLC se presenta en Figura 1. La parte más
importante del controlador es la Unidad Central de Procesamiento (CPU). La CPU
incluye elementos que controlan el funcionamiento de todo el controlador: leer y
ejecutar instrucciones. Además, la CPU incluye memorias dedicadas a marcadores
(marcadores de memoria de bits y marcadores de memoria de doble palabra) con
controladores de marcador. La unidad central de procesamiento se divide en dos
partes principales: la unidad lógica de bits y la unidad aritmético-lógica de doble
palabra. Ambas partes operan en pilas de registros de resultados actuales (CR).
También está la bandera de desbordamiento (OV) dentro de la CPU. El propósito
de las dos unidades de procesamiento de datos independientes es acelerar la
ejecución de operaciones simples en variables binarias.[19,21].
Los contadores y temporizadores se realizan como módulos de hardware que
apoyan el funcionamiento de la unidad central de procesamiento. Los contadores y
temporizadores se basan en datos de 30 bits de ancho. La resolución del temporizador es
igual a 1 ms.
Desde el punto de vista del “exterior”, lo más importante es la posibilidad
de conectar entradas y salidas. La necesidad de operar en diferentes
estándares (24VDC, 120VAC, 10 V para E / S analógicas) forzó la necesidad de
conectar módulos de señal fuera de la FPGA. El controlador de E / S que
forma parte del PLC implementado dentro de la FPGA es responsable de la
comunicación con los módulos de señales. Las memorias de imagen de
entrada y salida son partes del controlador de E / S. La imagen se sincroniza
con el ciclo del programa (bucle de control). Las entradas y salidas se leen /
escriben desde / hacia las memorias de imagen en el programa de control.
El bus de control incluye señales para controlar la comunicación de la
CPU con módulos internos como:
Cite este artículo como: M. Chmiel et al., Un PLC basado en IEC 61131-3 implementado por medio de un FPGA, microprocesadores y microsistemas
(2015), http://dx.doi.org/10.1016/j.micpro.2015.11.001
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• contadores: CU - Count Up, CD - Count Down, SC - Set Counter, R -
Reset,
• temporizadores: TOF - Timer OFF, TP - Timer Pulse, TON - Timer ON,
• o controlador de E / S.
Un bus de control también incluye señales para leer datos de
módulos en la CPU (RD) y para escribir datos en módulos desde la CPU
(WR). El final del bucle de control se señaliza mediante el bit END en el
bus de control.
3. Controlador de memoria
Una de las características más importantes de los PLC es la memoria. Es difícil
imaginar un programa de control que no utilice memoria de datos en soluciones
industriales reales. El segundo tipo de memoria es la memoria del programa. La
estructura del primero es la más interesante para los programadores y debe
construirse cuidadosamente en el PLC.
Los datos en los PLC tienen diferentes formatos. En primer lugar, las variables
de bits se utilizan para los cálculos de bits. Sin embargo, es necesario utilizar datos
“más amplios” para los cálculos basados en variables de byte, palabra, palabra
doble o coma flotante. Sería bueno si, a pesar de utilizar un contenido de
memoria, se pudiera acceder a diferentes formatos de datos. Por ejemplo, el bit
M0.0 debería ser parte del marcador de palabra doble M0. Los programadores
deben tener acceso al bit y a la palabra doble completa. Los proveedores de PLC
comúnmente ofrecen esta posibilidad; sin embargo, el acceso a un bit a veces se
realiza mediante operaciones de enmascaramiento, de forma explícita o implícita,
que realiza el software después de la compilación del programa. Hay
microprocesadores, como ARM Cortex-M3, que tienen acceso inmediato a bits y
palabras dobles gracias al alias de banda de bits
[22]. Funcionalidad similar está disponible también en dispositivos FPGA modernos. Es
una regla que los dispositivos FPGA modernos contienen bloques de memoria dedicados
- Block RAM-s, que se pueden configurar como verdaderas memorias de doble puerto[23]
.
Estas características de las RAM de bloque se utilizan en el PLC presentado. Por
ejemplo, hay dos marcadores de memoria de palabras dobles que tienen accesibilidad de
bits como marcadores de bits (Figura 2B). También se puede acceder a estos dos
marcadores de memoria de dos palabras como los clásicos marcadores de memoria de
dos palabras dobles.
Las memorias de imagen de entrada y salida también se pueden organizar como
memorias de bits / palabras dobles. Debido a la dirección de memoria de 8 bits en el PLC
diseñado, solo se pueden direccionar 256 celdas de memoria. De hecho, el espacio de
memoria se reduce aún más dos veces. Esto se debe a que un bit de dirección (MSB) está
diseñado como designador de bit / palabra doble (como se presenta en el ejemplo en
Figura 2C). Es posible direccionar 128 bits y 128 palabras dobles. Esos 128 bits son parte
de palabras dobles gracias a la RAM real de doble puerto. Se puede acceder a una
palabra doble de la memoria de imagen de entrada, una palabra doble de la memoria de
imagen de salida y dos palabras dobles como memoria de marcadores. Sin embargo, el
mapa de memoria está diseñado para fines de investigación. No hay obstáculos para
ampliar el bus de direcciones y, como resultado, el mapa de memoria también.
4. Unidad central de procesamiento
La CPU del controlador lógico programable está diseñada para ejecutar las
instrucciones apropiadas, especificadas por el programador. La lista de instrucciones de
la CPU presentada se diseñó según la norma EN 61131-3, especialmente en función del
lenguaje de texto: Lista de instrucciones (IL). La lista de instrucciones de la unidad
diseñada consta de las siguientes operaciones: copiar datos de bit / palabra doble,
operaciones bit a bit para datos de bit / palabra doble, aritmética, rotación y movimiento
para datos de palabra doble, detección de disparo, saltos, mantenimiento de contadores
y temporizadores. La lista completa de instrucciones se puede encontrar en[24].
Como ya se dijo, las instrucciones en IL son unarias o sin argumento. La
primera parte de la instrucción es el código de operación. En este proyecto,
la CPU ejecuta un conjunto de instrucciones que consta de 120 tipos de
comandos, lo que hace que el código de operación tenga un ancho de 7 bits.
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Figura 1. La estructura del controlador lógico programable presentado.

B
metro
RAM DE DOBLE PUERTO ...
PUERTO A
metro MW 3 MW 3
PUERTO A MW 2 MW 2
CTRL A MW 1
MW 0
MEMORIA
FORMACIÓN

31 0
norte

PUERTO B
norte C
PUERTO B
DI1 Addr 1000_0001
CTRL B
DI0 Addr 0000_0001
7 0

Figura 2. a) Modelo de RAM de doble puerto. b) Fragmento de organización de la memoria de marcadores. c) Ejemplo de esquema de direccionamiento bit / byte.

La segunda parte de un comando es el operando opcional, que puede ser de
datos o constante. El estándar no especifica el tamaño de los operandos y en
realidad dice que puede ser cualquier cosa. Como los datos más comunes en
la industria se almacenan en 16 bits (entero) o 32 bits (real), se decidió
utilizar datos de 32 bits de ancho. El código de operación y el operando
combinados dan como resultado una celda de memoria de un ancho de 39
bits.
La CPU de un operando requiere un registro especial adicional llamado en el
CR estándar (Resultado actual) [5,7]. Cada operación utiliza el contenido del
registro y el resultado se vuelve a escribir en CR. Como los controladores
programables realizan operaciones en variables numéricas y bits individuales, la
unidad está equipada con dos tipos de CR: CR_W0 (32 bits) para números
operaciones meric y CR_b0 (1 bit) para operaciones bit. Además, para utilizar
"operaciones de paréntesis" era necesario incorporar pilas de CR (mediante
la estructura de datos LIFO - Last In First Out).
La estructura de la CPU se presenta en Fig. 3. Las partes más
importantes de la CPU son:
(a) Contador de programa (PC) - Se implementa como un módulo de
contador de 10 bits sincronizado por el reloj principal del sistema, y
tiene la posibilidad de escribir valores directamente (para ejecución
de “salto”);
(b) Memoria de programa (PM): contiene un programa escrito por el
programador; se ha colocado en la estructura de un "Bloque

Cite este artículo como: M. Chmiel et al., Un PLC basado en IEC 61131-3 implementado por medio de un FPGA, microprocesadores y microsistemas
(2015), http://dx.doi.org/10.1016/j.micpro.2015.11.001
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4 M. Chmiel y col. / Microprocesadores y microsistemas 000 (2015) 1–10

Contador de programa PM_ADDR Memoria de programa

8
39
Bus de direcciones
10 OP
Mando 32
IC
Encimera

IC
4 Bus de datos de palabras

INC_PC WR_PC WR_CC OP_Code DMUX_CH

CRW_CH Palabra
CR_W0
Apilar
WR_W
Decodificador de instrucciones

5 EN 1 EN 2
OP_SIG_W
CÓDIGO Palabra doble
Aritmética - Unidad lógica
Bus de control

OP_SIG_b

(ALU_W)

CRb_CH
OV
CR_b0

WR_b
SALIDA (ACCW_DATA)
DATA_BIT_BUS

ALUW_
CR_b0
8

Poco
CR_b0
Apilar

CÓDIGO EN 1 EN 2

Unidad lógica de bits FUERA

(ALU_b)

Fig. 3. La estructura de la CPU.

RAM ”de una FPGA; En esta etapa de la investigación, el programa se carga

durante el proceso de configuración de FPGA; CLK 0 CLK

(c) Contador de comandos (CC): es un bloque especial dispuesto para el control Inicialización

del tiempo (número de ciclos del reloj del sistema) de instrucciones

Mando
particulares. Tiene acceso directo al código de comando y al decodificador 3 Contador <> 0
1
de instrucciones. Gracias al contador de comandos, la CPU puede ejecutar Búsqueda de instrucciones Descodificación

instrucciones de cualquier duración de ejecución, es decir, instrucciones

de multiplicación o división que requieren más de un ciclo de reloj del
sistema (Cuadro 4);
(d) Unidad lógica de bits (ALU_b): realiza operaciones en bits. La unidad Bitlogic
incluye: un módulo de procesamiento, CR_b0 y pila de 256 bits para
instrucciones de soporte. Se ejecutan comandos específicos para PLC,
como AND / OR / XOR / NOT;
(e) Unidad aritmético-lógica (ALU_W): realiza operaciones en variables de
32 bits. Incluye: el módulo de procesamiento, CR_W0 y pila de 256
palabras dobles para instrucciones de soporte. Además, la ALU
genera el indicador de desbordamiento (OV). El ALU _W se describe
con precisión enSección 5;
(f) Bus de datos (DB): permite la comunicación entre diferentes
módulos de PLC. Por tanto, debe ser muy "flexible". No hay
búferes de tres estados dentro de los FPGA contemporáneos. Es
imposible crear el bus bidireccional tradicional. Cada uno debe
contener entradas y salidas independientes para poder escribir y
leer información. Esto hace que cada módulo contenga un
puerto de 64 bits para cada módulo que utilice datos de palabra
doble. Dicho bus de datos se creó utilizando multiplexores e
incluye: seis entradas de un bit, siete entradas de 32 bits, una
salida de un bit y una salida de 32 bits. Además, para ejecutar
instrucciones y asegurar una comunicación flexible, se ha
establecido una conexión entre el bit menos significativo de la
salida de 32 bits y la entrada de un bit, así como entre la salida
de un bit y el menos significativo de la entrada de 32 bits.
creado.
Mando
2
Contador = 0 Ejecución CLK
Figura 4. Un ciclo de instrucción del PLC diseñado.
marcadores de memoria. La comunicación, a través del controlador de bus de
datos, es crear un canal adecuado en los multiplexores de bus de datos. Este
canal lo determina el decodificador de instrucciones;
(g) Decodificador de instrucciones (ID): decodifica el código de operación y
genera señales de control para todos los módulos del PLC. Ha sido
diseñado como una máquina de estados finitos que implementa las cuatro
fases principales del ciclo de instrucción (Figura 4): inicialización,
decodificación, ejecución y búsqueda de instrucciones para el siguiente
comando. La transición a cada fase subsiguiente ocurre con el flanco
ascendente del reloj del sistema, excepto el estado de ejecución de la
instrucción. La fase de ejecución dura un número específico de ciclos de
reloj (ver el contador de comandos). Durante la fase de inicialización, el
contador de comandos se establece según el número de ciclos de reloj
necesarios para implementar la instrucción (Cuadro 4). Durante la fase de
decodificación se preparan las señales de control apropiadas. La tercera
fase es la orden de ejecución. En esta fase, el decodificador de
instrucciones espera hasta que el contador de comandos sea cero.
Mientras tanto, restablece, aumenta o disminuye las señales de las pilas,
prepara la PC y restablece la señal de control. La última fase de una
máquina de estado del decodificador de instrucciones es

Cite este artículo como: M. Chmiel et al., Un PLC basado en IEC 61131-3 implementado por medio de un FPGA, microprocesadores y microsistemas
(2015), http://dx.doi.org/10.1016/j.micpro.2015.11.001
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Figura 5. Diagrama de realización de instrucciones de tres ciclos de reloj.

Figura 6. Diagrama de realización de instrucciones de un ciclo de reloj.

preparación para el siguiente ciclo de instrucción, por ejemplo, se
restablece la señal que incrementa el PC. El análisis de tiempo de la
máquina de estado se muestra enHigos. 5y 6. El diagrama de tiempos
presentado enFigura 5muestra la ejecución de la primera instrucción
desde el momento en que se enciende el sistema. Se necesitan tres ciclos
de reloj para generar el resultado correcto por parte de la ALU. Análisis de
tiempo presentado enFigura 6 muestra la ejecución del comando “en
medio del programa” para el cual ALU genera el resultado en un ciclo de
reloj.
La memoria de marcadores es la memoria ubicada en la CPU, donde el usuario
puede almacenar cualquier dato: de un solo bit o de 32 bits. Está integrado en las
RAM de bloque y su estructura se describió enSeccion 3.
5. Unidad aritmética y lógica
Se decidió que el PLC admitiría dos tipos de números: entero y real. Ambos
tipos están representados en palabras de datos de 32 bits de ancho. Los números
enteros utilizan el conocido formato de complemento a dos (TC)
[25], y los números reales se representan como números de punto flotante
de precisión simple de acuerdo con el estándar IEEE 754 [26].
5.1. Implementación de la ALU - la versión combinatoria
Se decidió que la primera versión de la ALU sería una estructura
completamente combinatoria, que consistiría en subcircuitos separados
responsables de generar resultados para las operaciones relevantes. Un diagrama
de bloques de la versión combinatoria de la ALU se presenta enFigura 7.
Como muestra el diagrama, los argumentos de entrada que procesará la
ALU se aplican a las entradas de todos los subcircuitos. Los subcircuitos
funcionan en paralelo y cada uno de ellos genera el resultado de la
operación correspondiente. El resultado final es seleccionado por el
multiplexor de salida y transferido a la salida de toda la ALU. Las entradas de
dirección del multiplexor están controladas por el código de operación
entregado por la unidad de control de la CPU. Los subcircuitos responsables
de realizar operaciones posteriores no comparten recursos en general,
aunque la suma y la resta se implementaron en un módulo.
El objetivo de la implementación combinatoria fue obtener una
estimación de la velocidad máxima que puede alcanzar la ALU para una
tecnología objetivo. Por esta razón también se evitó el intercambio de
recursos. Si el mismo recurso fuera utilizado por varios subcircuitos de la
ALU, tendrían que insertarse grandes multiplexores en la estructura del
circuito, y esto alargaría las rutas de las señales y aumentaría los retrasos de
tiempo.

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(2015), http://dx.doi.org/10.1016/j.micpro.2015.11.001
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6 M. Chmiel y col. / Microprocesadores y microsistemas 000 (2015) 1–10

AB se generaron utilizando relaciones lógicas simples, por ejemplo, "Menor o igual"

es equivalente a "no mayor que".
32 Los comparadores de punto flotante utilizan básicamente los mismos circuitos que
Agregar / Sub Bandera OV sus homólogos de punto fijo. Difieren ligeramente, ya que la representación de punto

En t
32 flotante se basa en el concepto de magnitud de signo. Los comparadores de coma
32 flotante también realizan una verificación, si los argumentos de entrada son correctos.

Sintetizar la multiplicación y la división es un problema distinto. En la

32 literatura se pueden encontrar varios algoritmos para realizar estas
Agregar / Sub

Bandera OV operaciones. El software de síntesis generalmente no es capaz de sintetizar

Verdadero

32 las operaciones directamente y el diseñador tiene que especificar la

32 estructura del circuito en un nivel más bajo de abstracción. Otra opción es
utilizar generadores de núcleo IP. Sin embargo, de esta forma obtendríamos
una solución, que está ligada al software de síntesis utilizado y a la
...

32 32 bits arquitectura de destino. Como uno de los objetivos del proyecto era
Resultado
preparar un diseño, que no tenga arquitectura y sea portátil entre
En t

Bandera OV
32 plataformas de software, se abandonó este enfoque.
Mul

32
32 Afortunadamente, es una regla que las arquitecturas FPGA modernas
contienen bloques funcionales dedicados (generalmente denominados
"bloques DSP") que facilitan la implementación de operaciones aritméticas
más complejas y, en particular, la multiplicación [29]. El software ISE que se
32
Bandera OV utilizó para la síntesis es capaz de sintetizar la multiplicación de punto fijo
Bandera OV
directamente, si solo la estructura de la FPGA objetivo contiene bloques de
Verdadero
Mul

32 Comparador
este tipo. Se asumió para el diseño que la arquitectura de destino contendría
32 producción
algún tipo de bloques DSP. La multiplicación se describió en VHDL de
manera similar, como suma y resta, es decir, mediante el uso de notación
vectorizada, y el "∗”Operador. En tal caso, el software de síntesis implementa
...

32
la multiplicación de punto fijo utilizando bloques DSP. La solución es eficaz
Comparar

Bandera OV
en términos de uso de recursos y muy rápida.[30].
Comp.
32
output Sin embargo, este concepto no se puede aplicar a las operaciones de división,
ya que no se pueden encontrar bloques funcionales que realicen la división en las
arquitecturas FPGA. Finalmente, la división de punto fijo se implementó utilizando
...

el algoritmo de recurrencia de dígitos simple[25] iterado en el espacio, es decir, la

estructura que consta de sumadores / restadores en cascada.
...

Código de operación
5 La implementación de operaciones flotantes en hardware es un problema más
Figura 7. Estructura de la versión combinatoria de la ALU.
La versión combinatoria de la ALU realizó 32 operaciones, que
incluyeron:
• las cuatro operaciones aritméticas básicas en números enteros y reales
(es decir, ADD_I, SUB_I, MUL_I, DIV_I, ADD_R, SUB_R, MUL_R, DIV_R),
• la operación de módulo para números enteros (MOD_I),
• conversión de entero a real (ITR), y de real a entero (Round),
• conversión de signo para números enteros y reales (NEG_I, NEG_R),
• los seis comparadores básicos para números enteros y reales (EQ_I,
NE_I, GT_I, GE_I, LT_I, LE_I, EQ_R, NE_R, GT_R, GE_R, LT_R, LE_R),
• tres operaciones lógicas en palabras de datos de 32 bits (AND, OR, XOR),
• desplazarse a la izquierda y desplazarse a las operaciones de la derecha (SL, SR),
• dos operaciones de rotación (RL, RR).
Una descripción más detallada de la ALU combinatoria, junto con la lista
completa de las operaciones implementadas, se puede encontrar en [27].
El diseño se preparó como un conjunto de módulos VHDL sintetizables.
La implementación de operaciones lógicas en VHDL es simple, ya que las
operaciones lógicas se pueden sintetizar directamente. Esto también se
refiere a los comparadores, la suma y la resta de punto fijo, si se incluyen los
paquetes numéricos apropiados. Si se usa notación vectorizada para los
argumentos, junto con los operadores relevantes en el código VHDL, el
software de síntesis es capaz de identificar las operaciones relevantes e
implementarlas usando generadores de acarreo rápido, lo que es una
solución muy eficiente y rápida.[28].
En el bloque comparador solo se implementaron directamente dos
comparadores, es decir, el “Mayor que” y el “Igual”. Las operaciones restantes
complejo, ya que la representación de punto flotante no es uniforme, como la
representación del complemento a dos. Un número de punto flotante consta de
tres componentes: el signo, el exponente y la mantisa.
[26]. Las operaciones reales deben realizarse sobre las mantisas de los
argumentos, pero también deben tenerse en cuenta los exponentes, ya que
contienen información del orden de magnitud de un número.
Figura 8 muestra un diagrama de bloques que representa la
estructura del subcircuito que realiza la suma y la resta de punto
flotante. En el primer bloque (el bloque "CompMux"), se comparan los
argumentos de entrada, se identifican los números mayor y menor y se
transfieren a las salidas "Gt" y "Le" respectivamente. Luego, en el
bloque "ExSub", el exponente del número menor se resta del
exponente del número mayor. La diferencia "delta" se transfiere al
bloque "MShifter", que es responsable de desplazar la mantisa del
número menor en el número apropiado de bits, antes de que se
agreguen o resten las mantisas en el bloque "MAddSub". Finalmente,
en el bloque "Norma", el número resultante se ensambla y se transfiere
a la salida del circuito. El bloque "Norm" también se encarga de
manejar casos especiales, como infinitos.
La ALU combinatoria se sintetizó utilizando el software ISE de Xilinx
y se implementó en un dispositivo Spartan 6. tabla 1 muestra el uso de
recursos resultante.
Como podemos ver, la ALU combinatoria consume una gran cantidad de
elementos lógicos en la estructura de destino. Este es el precio de la velocidad y el
funcionamiento en paralelo. Especialmente las operaciones de coma flotante y la
división (tanto fija como de coma flotante) requieren muchos recursos lógicos.
Los tiempos de ejecución de las instrucciones, que se obtuvieron para la ALU
combinatoria, se presentan en Tabla 2.

Cite este artículo como: M. Chmiel et al., Un PLC basado en IEC 61131-3 implementado por medio de un FPGA, microprocesadores y microsistemas
(2015), http://dx.doi.org/10.1016/j.micpro.2015.11.001
JID: MICPRO
ARTÍCULO EN PRENSA [m5G; 24 de noviembre de 2015; 12:11]

M. Chmiel y col. / Microprocesadores y microsistemas 000 (2015) 1–10 7

A B El hardware torial formaba una estructura que contenía trayectos de señal

extremadamente largos con cientos de niveles lógicos. Los retrasos de la
lógica combinatoria que llegan a 180 ns degradarían la frecuencia del reloj
que controla toda la CPU, si se asumiera que cada instrucción se ejecutó en
CompMux Op un ciclo de reloj. Por lo tanto, se asumió para el diseño que la frecuencia del
reloj se ajustaría a los retrasos de las operaciones más rápidas y que las

Gt Le operaciones de división se ejecutarían en más ciclos de reloj. Para lograr

esto, se implementó un circuito temporizador / contador en la CPU, que
cuenta un número apropiado de ciclos de reloj para cada instrucción y
genera una señal de "Listo" para la unidad de control en la CPU. En el
EGt ELe siguiente paso se intentó optimizar la estructura de la ALU.

ExSub 5.2. Implementación de ALU - la versión sincrónica

SLe
delta MLe La ALU combinatoria, que sirvió como diseño de referencia, demostró
que la ALU puede ser significativamente más rápida que el resto de la CPU.
MShifter Se decidió que la CPU estaría controlada por un reloj de 50 MHz, es decir, el
período de reloj era igual a 20 ns. La mayoría de las instrucciones se pueden

MGt MLe_Sh
ejecutar en un ciclo de reloj. Además, el diseño de la CPU en sí limitaba su
velocidad de funcionamiento. La CPU necesitaba al menos tres ciclos de reloj
para ejecutar todos los pasos de un ciclo de instrucción. Por lo que se
MAddSub decidió optimizar la ALU con respecto al uso de recursos.
Aparte de algunas mejoras menores, se aplicaron dos formas de

EGt RDe optimizar los recursos a la estructura de la ALU combinatoria:

• Reutiliza recursos en el espacio.

• Reutilizar recursos a tiempo, es decir, implementar procesamiento secuencial.

Para introducir la reutilización de recursos en el espacio, se revisó el diseño de la ALU

Norma y se identificaron bloques funcionales que podrían ser compartidos entre subcircuitos
generando resultados para diferentes operaciones. La aplicación de recursos
compartidos en el espacio normalmente obliga a insertar en la estructura del circuito
bloques multiplexores, a menudo de gran tamaño (por ejemplo, 32 bits de ancho). Por
Resultado de NaN tanto, este método es eficaz si los bloques funcionales compartidos tienen un tamaño
grande adecuado. Los circuitos adicionales casi siempre introducen algunos niveles
Figura 8. Estructura del circuito que realiza la suma / resta de punto flotante. lógicos adicionales a las rutas de señal, por lo que los recursos se ahorran a costa de
peores tiempos de ejecución de instrucciones.
tabla 1 Al principio, el uso compartido de recursos en el espacio se aplicó a los
Uso de recursos para la ALU
bloques comparadores. La comparación "Mayor que" se puede obtener restando
combinatoria implementada
los argumentos y probando el signo del resultado. Dicho bloque comparador se
en Spartan 6.
fusionó con el bloque sumador / restador de punto fijo. Además, los bloques
Elementos lógicos Uso
comparadores de coma fija y de coma flotante se pueden fusionar fácilmente. Los
Bloques DSP 8 números de coma flotante positivos se pueden comparar utilizando un
LUT 4592 comparador de coma fija. Para números negativos, se debe agregar un circuito
convertidor simple en las entradas del comparador, ya que la representación de
Tabla 2 punto flotante se basa en el concepto de signo-magnitud. Además, se agregaron
Tiempos de ejecución de instrucciones para la ALU algunos circuitos adicionales para detectar argumentos de punto flotante ilegales
combinatoria implementada en Spartan 6.
(por ejemplo, NAN). Los argumentos ilegales son indicados por el bloque
Instrucción Tiempo de ejecución de la instrucción [ns] comparador usando la bandera de desbordamiento.
El uso compartido de recursos en el espacio también se aplicó a bloques que realizan
Agregar / Sub. Entero 10
multiplicaciones y divisiones. La multiplicación y división de coma flotante se puede
Mult. Entero 32
Div. Entero 173 ejecutar parcialmente utilizando los bloques de coma fija relevantes. Sin embargo, se
Agregar / Sub. Verdadero 27 consideró ineficiente compartir recursos entre el sumador / restador de punto fijo y el
Mult. Verdadero 27 sumador / restador de punto flotante.
Div. Verdadero 128 Mientras se realiza una operación de punto flotante, a menudo es necesario
Lógica de palabras 9
cambiar la mantisa de un resultado temporal. Para ello se utilizaron los mismos
Comparar entero 11
Comparar real 11 bloques, como los bloques que generan los resultados de las operaciones de
Shift / Rotar dieciséis turno y rotación. Los bloques de cambio se basaron en el esquema del
multiplexor.
La aplicación de la ejecución secuencial consiste en insertar en una estructura
El término “tiempo de ejecución de la instrucción” para la ALU combinatoria es de circuito registros paralelos, para almacenar resultados temporales, y utilizar el
de hecho equivalente al retardo de la ruta de la señal que comienza en las mismo circuito para generar resultados temporales en ciclos de reloj posteriores,
entradas de la ALU, termina en las salidas de la ALU y pasa por el subcircuito en lugar de iterar el circuito en el espacio.
responsable de generar el resultado de la operación relevante. Al principio, se agregaron registros paralelos en las entradas de ambos
Como muestra la tabla, para la mayoría de las instrucciones, la ALU es muy argumentos. Gracias a esto, la ALU se volvió más independiente del resto de
rápida y los retrasos no superan los 27 ns. Las operaciones de división son la la CPU, y la unidad de control de la CPU no se bloquea, mientras que la ALU
excepción. El algoritmo de recurrencia de dígitos traducido a combinaciones ejecuta operaciones largas.

Cite este artículo como: M. Chmiel et al., Un PLC basado en IEC 61131-3 implementado por medio de un FPGA, microprocesadores y microsistemas
(2015), http://dx.doi.org/10.1016/j.micpro.2015.11.001
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ARTÍCULO EN PRENSA
8 M. Chmiel y col. / Microprocesadores y microsistemas 000 (2015) 1–10
A Tabla 3
32
TC a sig-n
magnitud
32 Datos iniciales
escribir
62 32 31 0 propia ALU. Pueden ser necesarios algunos ciclos de reloj adicionales debido al
Recordatorio Cociente
Registro de cambio con carga paralela
62 31
B de las instrucciones se compararon con los datos relevantes para algunas CPU
32
32
4
TC a sig-n
magnitud
32
4 niveles de sumador / s
Sustractores
Figura 9. Estructura del circuito revisado que realiza la división en punto fijo.
Se aplicó procesamiento secuencial a los circuitos que realizaban la
división. En la versión combinatoria de la ALU, el subcircuito de división de
punto fijo contenía 32 niveles de bloques sumadores / sustractores, y esto
generó un gran retraso de casi 200 ns. El subcircuito de división fue
rediseñado. Un diagrama de bloques que representa la estructura del
subcircuito de división rediseñado se presenta enFigura 9. El objetivo del
trabajo fue reducir el número de bloques sumadores / sustractores, a costa
de ejecutar las operaciones de división en varios ciclos de reloj. Se encontró
experimentalmente (es decir, mediante simulación) que el retardo de cuatro
niveles de bloques sumadores / sustractores es aún menor que el período
de reloj supuesto de 20 ns. Entonces, la estructura rediseñada del
subcircuito de división de punto fijo contiene cuatro niveles de bloques
sumadores / sustractores, generando un resultado temporal, que se
almacena en un registro paralelo. Se calculan cuatro bits del resultado en un
ciclo de reloj, y el subcircuito de división necesita 9 ciclos de reloj para
generar el resultado (se requiere un ciclo de reloj para escribir argumentos
de entrada en un registro paralelo). Entonces, el tiempo de ejecución es solo
un poco más largo que el tiempo de ejecución en la ALU combinatoria,
Finalmente, se agregaron dos operaciones adicionales a la lista de
instrucciones ALU: el cuadrado (SQR_R) y la raíz cuadrada (SQRT_R). La
operación cuadrada utiliza el circuito de multiplicación de coma flotante. Sin
embargo, para implementar la raíz cuadrada, se tuvo que agregar un nuevo
bloque complejo a la estructura ALU. El subcircuito de raíz cuadrada es una
implementación de hardware del algoritmo dígito por dígito[31]. La
estructura del circuito es similar a la estructura del bloque de división. Como
el bloque de división presentado enFigura 9, el subcircuito de raíz cuadrada
calcula cuatro bits del resultado en un ciclo de reloj.
Las cantidades de recursos requeridos por la ALU rediseñada,
dependiendo de la arquitectura de destino, se presentan en Tabla 3. Como
muestra la tabla, el uso de recursos para la ALU rediseñada es similar al de
la versión combinatoria, no optimizada. Sin embargo, hay que tener en
cuenta que la nueva ALU contiene un subcircuito extra, responsable de
generar la raíz cuadrada, lo cual es bastante complejo.
Cite este artículo como: M. Chmiel et al., Un PLC basado en IEC 61131-3 implementado por medio de un FPGA, microprocesadores y microsistemas
(2015), http://dx.doi.org/10.1016/j.micpro.2015.11.001
[m5G; 24 de noviembre de 2015; 12:11]
Uso de recursos para la ALU síncrona.
Elementos lógicos Uso (Spartan 6) Uso (Artix 7)
Bloques DSP 4 4
LUT 4297 4160
Cuadro 4 muestra los tiempos de ejecución de todas las instrucciones
implementadas en la ALU. Los datos presentados en la tabla se refieren únicamente a la
funcionamiento de la CPU en su conjunto.
Para la mayoría de las instrucciones, el resultado se puede generar en un ciclo
de reloj. Los tiempos de ejecución son similares, a partir de la versión
combinatoria de la ALU, que se utilizó como referencia. Los tiempos de ejecución
entregadas por los principales fabricantes de PLC.[32,33]. Lamentablemente, los
datos sobre el funcionamiento de las ALU en sí no se publican para los PLC
disponibles comercialmente. La única forma de presentar una comparación
realista es comparar los tiempos de ejecución de todos los ciclos de instrucción. El
funcionamiento de la CPU en su conjunto requiere que se agreguen tres ciclos de
reloj adicionales a los ciclos utilizados por la propia ALU. Los datos relevantes
también se enumeran en la tabla.
Desafortunadamente, es una regla que para las CPU más nuevas, que han aparecido
recientemente en el mercado, solo se publican datos de muestra relacionados con el
tiempo de ejecución de las instrucciones. En[34] Se puede encontrar que para la CPU
1215, es decir, la CPU más rápida de la nueva familia de PLC compactos S7-1200 de
Siemens, las instrucciones matemáticas de coma flotante se ejecutan en 2.3 us. De
manera similar, para el S7-1500 encontramos que el tiempo de ejecución para una
instrucción matemática entera es igual a 16 ns, y para matemática de coma flotante
- 64 ns [35]. Los PLC de la serie Quantum de Schneider ejecutan
instrucciones matemáticas enteras en 45-60 ns e instrucciones de punto
flotante en 400-500 ns[36]. La compañía VIPA que suministra CPU, que se
anuncian como compatibles con los PLC de Siemens en el nivel del lenguaje
de máquina, pero más rápido que el producto original, afirma que sus CPU
pueden ejecutar instrucciones aritméticas en números enteros en 10 ns y en
números de punto flotante, en 60. ns. En[37] se presentó un diseño en
desarrollo, cuyo objetivo era similar - desarrollar un PLC ejecutando
directamente los comandos definidos en la norma IEC 61131-3. Se informó
que las instrucciones matemáticas enteras se ejecutan en 20 a 60 ns, y las
instrucciones matemáticas de punto flotante, en 120 ns.
Como muestran los datos mencionados anteriormente, la ALU presentada es
comparable con los dispositivos suministrados por los principales fabricantes de
PLC. Hay que tener en cuenta que las CPU de los PLC modernos entregados por
los principales fabricantes se implementan como circuitos integrados de
aplicación específica (ASIC). Por razones tecnológicas, un ASIC puede alcanzar una
velocidad mucho mejor que la lógica programable. También existe la posibilidad
de que la implementación de algunas operaciones (por ejemplo, división) se base
en una memoria ROM, que es fácil y barata de procesar en un ASIC, pero no
conveniente en la tecnología FPGA. Sin embargo, el diseño presentado no tiene
arquitectura y se puede migrar fácilmente a un ASIC. En tal caso, se puede esperar
un aumento significativo de la frecuencia de reloj y, por lo tanto, también los
tiempos de ejecución de las instrucciones.
6. controlador de E / S
El controlador de E / S forma un bloque intermedio entre la unidad central de
procesamiento y los módulos de señales. Debido a los estándares industriales, los
módulos de señales se implementaron fuera de la FPGA. De hecho, el controlador
de E / S es responsable de las comunicaciones en tres direcciones: CPU, módulos
de señales y memoria de imágenes. Se da cuenta de la comunicación con la
unidad central de procesamiento dentro del bucle de control (Sección 4).
Una vez finalizado el bucle de control, el controlador de E / S realiza la
comunicación con los módulos de señales. Los datos de entrada se completan y
los datos de salida se transfieren a los módulos de señales. La transmisión se basa
en el protocolo paralelo simple sincronizado mediante lectura
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ARTÍCULO EN PRENSA [m5G; 24 de noviembre de 2015; 12:11]

M. Chmiel y col. / Microprocesadores y microsistemas 000 (2015) 1–10 9

Cuadro 4
Tiempos de ejecución de instrucciones para la ALU síncrona (Spartan 6 y Artix 7).

Instrucción Tiempo de ejecución de la instrucción

La propia ALU Toda la CPU Siemens S7-312 Siemens S7-319 GE CPE040

Ciclos de reloj Tiempo de ejecución [ns] Ciclos de reloj Tiempo de ejecución [ns]

ADD_I 1 20 4 80 220 10 330

SUB_I 1 20 4 80 220 10 300
MUL_I 1 20 4 80 210 8 350
DIV_I 10 200 13 260 510 50 300
MOD_I 10 200 13 260 430 60 300
ADD_R 2 40 5 100 1100 40 300
SUB_R 2 40 5 100 1100 40 300
MUL_R 1 20 4 80 1110 40 290
DIV_R 9 180 12 240 4850 60 360
ITR 1 20 4 80 700 20 270
RONDA 1 20 4 80 4820 25 310
NEG_I 1 20 4 80 120 5 -
NEG_R 1 20 4 80 200 5 -
Y 1 20 4 80 280 14 440
O 1 20 4 80 280 14 480
XOR 1 20 4 80 280 14 440
EQ_I 1 20 4 80 430 23 350
GT_I 1 20 4 80 430 23 350
GE_I 1 20 4 80 430 23 360
NE_I 1 20 4 80 430 23 360
LE_I 1 20 4 80 430 23 360
LT_I 1 20 4 80 430 23 360
EQ_R 1 20 4 80 1670 46 370
GT_R 1 20 4 80 1670 46 380
GE_R 1 20 4 80 1670 46 380
NE_R 1 20 4 80 1670 46 380
LE_R 1 20 4 80 1670 46 380
LT_R 1 20 4 80 1670 46 380
SL 1 20 4 80 460 19 630
SR 1 20 4 80 460 19 630
RL 1 20 4 80 450 19 360
RR 1 20 4 80 450 19 400
SQR_R 1 20 4 80 1150 40 330
SQRT_R 8 160 11 220 8140 475 290

y escribir señales. El controlador de E / S es responsable del intercambio de datos
inteligente con los módulos de E / S porque el bus de datos interno tiene un ancho de 32
bits, pero el bus de datos externo tiene un ancho de 16 bits. Además, los datos
analógicos de 16 bits se convierten en un valor de complemento a dos de 32 bits.
Dos problemas se relacionan con el controlador de E / S y la configuración del PLC.
En primer lugar, el espacio de direcciones (bus de direcciones externo de 8 bits) de los
módulos de señales es incompatible con el mapa de memoria del PLC. Esto se debe a que
un mapa de memoria de PLC está diseñado para experimentos y se ampliará en el futuro.
El segundo problema es que en esta configuración no hay información sobre la presencia
del módulo. El controlador de E / S debe comprobar todo el espacio de direcciones. La
transmisión simple será reemplazada en el futuro por un protocolo inteligente de
intercambio de datos. El controlador de E / S se basa en una RAM de bloque de dos
puertos de forma análoga a la memoria presentada enSeccion 3.
7. Conclusiones
El proceso de diseño de un controlador lógico programable se muestra en el
documento. El prototipo de PLC diseñado cumple con la norma EN 61131-3 a nivel
de lenguaje de máquina. Las instrucciones son unarias o sin argumentos. El PLC
desarrollado se implementa mediante un dispositivo FPGA en forma de System on
Chip. Las unidades de hardware como el controlador de E / S soportan la unidad
central de procesamiento para un trabajo más efectivo. Sin embargo, todas las
operaciones se implementan completamente en hardware. El diseño se preparó
como un conjunto de modelos sintetizables Verilog y VHDL.
el prototipo de PLC. El decodificador de instrucciones fue diseñado para ejecutar
122 comandos. Está construido de una manera muy “flexible” y se puede adaptar
fácilmente a otras implementaciones. El elemento más responsable de esta
"flexibilidad" es el contador del programa, que cuenta el número de ciclos de reloj
del sistema necesarios para ejecutar una instrucción en particular. Al ingresar un
nuevo valor, el número de ciclos se puede modificar fácilmente. Las instrucciones
más largas son cálculos de punto flotante, así como multiplicaciones y divisiones.
La ALU apoya a la unidad de ejecución principal en la ejecución de operaciones
aritméticas y lógicas en palabras de 32 bits. La ALU puede ejecutar 34 operaciones,
que incluyen las operaciones lógicas básicas, comparadores y las cuatro
operaciones aritméticas básicas. Los comparadores y las operaciones aritméticas
se pueden realizar para dos tipos de datos: entero, representado en formato de
complemento a dos, y real, representado como un número de coma flotante
compatible con la norma IEEE 754.
La comparación de la CPU presentada con los productos entregados a la
marca por los principales fabricantes de PLC demuestra que es posible
lograr un rendimiento similar utilizando tecnología lógica programable, y en
particular dispositivos FPGA, como plataforma de hardware. Los trabajos
futuros se concentrarán en optimizar la estructura del diseño, lo que se
puede lograr al incluir recursos compartidos en mayor medida y / o
canalización. También se planea ampliar el conjunto de instrucciones
implementado en la ALU hasta ahora, a operaciones más complejas, por
ejemplo, logaritmo, exponente y funciones trigonométricas.

Expresiones de gratitud
La unidad central de procesamiento incluye una unidad aritmética-lógica que
soporta operaciones de coma flotante y una unidad lógica de bits. Es muy
Este trabajo fue apoyado por la financiación del Ministerio de Ciencia y
importante que la unidad lógica de bits ejecute operaciones dentro de un ciclo de
Educación Superior para las actividades reglamentarias (decisión nº 8686 / E-367 /
reloj. Es de 80 ns para el oscilador de reloj de 50 MHz que suministra la FPGA en
S / 2015 de 19 de febrero de 2015).

Cite este artículo como: M. Chmiel et al., Un PLC basado en IEC 61131-3 implementado por medio de un FPGA, microprocesadores y microsistemas
(2015), http://dx.doi.org/10.1016/j.micpro.2015.11.001
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Cite este artículo como: M. Chmiel et al., Un PLC basado en IEC 61131-3 implementado por medio de un FPGA, microprocesadores y microsistemas
(2015), http://dx.doi.org/10.1016/j.micpro.2015.11.001