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SUMADOR BINARIO A HEXADECIMAL

Maldonado Paul, González Juancarlos, Isaac Carrasco


Universidad Nacional de Chimborazo
Facultad de Ingeniería
Escuela de Ing. Electrónica y Telecomunicaciones

Riobamba, 3 de Julio del 2015


cada posición representa binario número en su
una potencia, en el caso del equivalente hexadecimal,
binario se potencia a base 2. dividir el número binario
Abstract. en grupos y cada grupo
. debe contener cuatro bits
In this practical place will be en lo que se denomina
binarios y, a continuación,
an electronic decoder in the Unidad aritmético lógica
II. convirtiendo cada grupo
monitor display 7 Segment (ALU). Generalmente
en su equivalente
hexadecimal numbers from realizan las operaciones
binary numbers. Therefore the DESA hexadecimal de la
aritméticas en código
principles of Boolean algebra RROL siguiente conversión tabla
binario decimal o BCD
to be used , the use of LO producirá el resultado.
exceso 3, por regla general
floodgates logics and practical En electrónica un sumador los sumadores emplean el
use of Electronic Circuits Logic
es un circuito lógico que sistema binario. En los
Keywords- display calcula la operación suma. casos en los que se esté
hexadecimal adder. En los computadores empleando un complemento
modernos se encuentra a dos para representar
números negativos el
sumador se convertirá en un
I. INTRODUCCIÓN sumador- restador (Adder-
Un circuito Lógico es subtracter). Las entradas
cualquier circuito que se son A, B, Cin que son la
comporta de acuerdo con un entrada de bits A y B, y Cin
conjunto de reglas lógicas. es la entrada de acarreo. Por
Maneja la información en otra parte, la salida es S y
forma de "1" y "0", dos Cout es la salida de acarreo.
niveles lógicos de voltaje
fijos. "1" nivel alto o "high" y
"0" nivel bajo o "low". Los En la siguiente tabla
circuitos lógicos están muestra los resultados de
compuestos por elementos este circuito.
digitales como las
compuertas lógicas, que son
una serie de condiciones que
ayudan a manejar el flujo de
la información. Más adelante
se detallarán. Los números
hexadecimales se componen
de 16 caracteres que
representan cada uno un
número del 0 al 15, por ello
su nombre (hexa: seis, deci:
diez, diez más seis es igual a
diez y seis), estos utilizan los
números del sistema decimal
Tabla 01.
del 0 al 9, pero debido a que
Tabla de un
el número 10 ya cuenta como
sumador
la unión de dos caracteres
diferentes, se toman en
cuenta letras a partir de la A a
a) DECODIFICADO
la F, cada una representará un R HEXADECIMAL
número. Mientras tanto, los
números binarios se
componen únicamente de dos
La base de números
caracteres, que son el 0 y el
binarios está representada
1, los cuales, como en el por 2 y la base de números
sistema numérico decimal y Hex está representada por
hexadecimal, es posicional y 16. A fin de convertir el
El siguiente ejemplo permite comprender el binario hexa COMPONENT hex7seg
conversión claro. Convertir el número binario
(1111110101110011)2 a su equivalente hexadecimal. Port ( d1,d2,d3,d0 : in std_logic;

a,b,c,d,e,f,g: out std_logic);

end component;
f0 : out y))or(((not
STD_LOGIC; w)and
g0 : out x)and (not a1
Hexadecimal a STD_LOGIC); y)) or((not :
binario de end z)and (x or in
conversión hex7segment (not y)))); ST
os; g0<= ((y D_
II.III and(x nand LO
architecture z)) or(w GI
CODI
Behavioral of and((not x) C;
GOS
hex7segment or z)) or
os is (((not b1
w)and x :
Sumador de 2 bits begin and(not in
library IEEE; y)))); ST
use process(w,x,y, end D_
IEEE.STD_LOGIC_1164.ALL; z) process; LO
entity sumad2bits is begin GI
Port( a0 : in STD_LOGIC; a0<= (((not C;
b0 : in STD_LOGIC; z)and((not x) end
or w))or((not Behavioral;
c0: in STD_LOGIC; w)and(y or (x a0
and z))) or (x mapeo :
C : out STD_LOGIC; and y) or (w in
and( x nor library ST
S : out STD_LOGIC); y))); IEEE; D_
end sumad2bits; b0<= ((x nor use LO
z )or(w and IEEE.STD_L GI
architecture Behavioral of (not y) and z) OGIC_1164 C;
sumad2bits is or ((not .ALL;
begin w)and (not(y entity b0
process(a0,b0,c0) xor z)))or(not cuatrobits :
begin x)); is in
S<=((a0 xor b0)xor c0); c0<= (((not Port( a3 : ST
C<=((a0 and b0)or((a0 xor y)and((not in D_
b0)and c0)); w)or STD_LOGIC LO
end process; z))or((not ; GI
w)and (x or b3 : C;
end Behavioral; z))or (w and in
(not x))); STD_LOGIC
d0<= ((z ; ci
7 segmentos display and(x xor n:
y))or ((not in
library IEEE; z)and((x and st
use y)or (w d_
IEEE.STD_LOGIC_1164.ALL; and(not a2 : in lo
y))or((not STD_LOGIC gic
entity hex7segmentos is w)and (not ; ;
Port ( w : in STD_LOGIC; x)) ))); b2 :
x : in STD_LOGIC; e0<=((w in
y : in STD_LOGIC; and(x or y)) STD_LOGIC
z : in STD_LOGIC; or ((not ;
a0 : out STD_LOGIC; z)and(y
b0 : out STD_LOGIC; or(not x))));
c0 : out STD_LOGIC; f0<=((w
d0 : out STD_LOGIC; and((not x)or
e0 : out STD_LOGIC;
Port ( w : in U2:
--cout: out STD_LOGIC; sumad2bit
STD_LOGIC; x : in s PORT
STD_LOGIC; MAP(a0=>
a : out STD_LOGIC; y : in a1,b0=>b1,
STD_LOGIC; c0=>sig1,C
b: out STD_LOGIC; z : in =>sig2,S=>
STD_LOGIC; signa1);
c: out STD_LOGIC; a0 : out U3:
STD_LOGIC; sumad2bit
d: out STD_LOGIC; b0 : s PORT
out MAP(a0=>
e: out STD_LOGIC; STD_LOGIC; a2,b0=>b2,
c0 : out c0=>sig2,C
f: out STD_LOGIC; STD_LOGIC; =>sig3,S=>
d0: out signa2);
g : out STD_LOGIC; STD_LOGIC; U4:
e0 : out sumad2bit
a4: out STD_LOGIC; STD_LOGIC; s PORT
f0 : out MAP(a0=>
b4: out STD_LOGIC; STD_LOGIC; a3,b0=>b3,
g0 : out c0=>sig3,C
c4: out STD_LOGIC; STD_LOGIC =>sig4,S=>
signa3);
d4: out STD_LOGIC; U5:
); hex7segme
e4: out STD_LOGIC; end ntos PORT
component ; MAP(w=>si
f4: out STD_LOGIC; gna3,x=>si
gna2,y=>si
g4: out STD_LOGIC; signal sig1 : gna1,z=>si
STD_Logic; gna0,a0=>
aca0,aca1,aca2 : in signal sig2 : a,b0=>b,c0
STD_LOGIC STD_LOgIC; =>c,d0=>d,
signal sig3 : e0=>e,f0=>
); STD_LOgIC; f,g0=>g);
end cuatrobits; signal signa0: U6:
STD_LOGIC; hex7segme
signal signa1: ntos PORT
architecture Behavioral of STD_LOGIC; MAP(w=>a
cuatrobits is signal signa2: ca2,x=>aca
STD_LOGIC; 1,y=>aca0,
component sumad2bits signal signa3: z=>sig4,a0
Port( a0 : in STD_LOGIC; STD_LOGIC; =>a4,b0=>
b0 : in STD_LOGIC; signal sig4: b4,c0=>c4,
STD_LOGIC; d0=>d4,e0
c0: in STD_LOGIC; =>e4,f0=>f
begin 4,g0=>g4);
C : out STD_LOGIC; U1: end
sumad2bits Behavioral;
S : out STD_LOGIC PORT
MAP(a0=>a0,
III.
); b0=>b0,c0=>
GRÁFICOS
end component ; cin,C=>sig1,S
=>signa0);
component hex7segmentos
m m
 Se e a
con di t
cluy a o
e nt t
que e al
la la d
utili ex e
zaci p p
ón or e
de ta n
sum ci d
ado ó e
res n d
suc y el
esiv u a
os til c
pue iz a
den ac rr
engl ió e
oba n o
r un d d
Fig. 2. Implementación del
sum e e
Sumador cuatro bits ado c e
ó n
di tr
g a
o. d
 S a
e q
c u
o e
n s
cl e
u d
y é
e a
r q e
tota u st
l en e e
el el ci
códi re rc
go su ui
de lt t
Fig. 3. Implementación del o
Sumador cuatro bits pro a
gra d .
mac o  Se
ión d c
IV. de e o
CONCLUCIONES Xilin la n
g su cl
uye que la
conversión binaria V. VII.
a hexadecimal fue BIOGRAFI ANEXOS
A
realizada gracias a
un decodificador y
mostrada en ELECTRONIC & ELECTRICAL MEASURING INTRUMENTS &
display de 7 MACHINES (CAPITULO 2),»
segmentos de
cátodo común ya
que facilita al
momento de su BIBLIOFRAFIA
construcción en
protoboard.

V.
Paul E. Maldonado Jara,
BIBLIOGRAFIA
Riobamba-Ecuador el 20 de Julio de
 [1] Anton, R. N. (26 1992. Realizó sus estudios
de 06 de 2016). DE secundarios en la Unidad Educativa
Personales Unican. salesiana y en el Colegio Nacional
Obtenido Experimental “Pedro Vicente
 http://person Maldonado” de Riobamba, donde
ales.unican.e obtuvo el título de Bachiller en
s/manzanom/ Físico-Matemático. Fui seleccionado en futbol y
Planantiguo/ atletismo en el Colegio Maldonado. Tengo un grupo de
E música hay se tocar el bajo, pero también se tocar la
DigitalI/Sum guitarra. E trabajado en una empresa de automatización
_G5_08.pdf de maquinaria industrial llamada “Italtronix”.
 [2] Catedu.
(26 de 06
de 2016). Juan Carlos González Cevallos,
E-ducativa. nació el 11 de septiembre de
Obtenido 1994 en la ciudad de santo
de http://e- domingo, vivo en Riobamba,
ducativa.ca graduado de colegio técnico, en
tedu.es/447 bachillerato informático,
00165/aula/ cuanto además con 3
archivos/re certificaciones del CECAP como auxiliar técnico y
positori mantenimiento de Pcs, estudiante de la facultad de
o/4750/492 Ingeniería en la Universidad Nacional de Chimborazo, en
3/html/7_su la carrera de Electrónica y Telecomunicaciones.
madores.ht
ml saac Carrasco, Nació el 7 de mayo de 1994 en Riobamba-
Ecuador. Realizo sus estudios secundarios en el Instituto
Tecnológico Superior "Carlos Cisneros" Riobamba, donde
obtuvo su título de Bachiller

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