Digitales I Capítulo 4

Capítulo 4:
Circuitos Integrados MSI y sus

aplicaciones en el Diseño Lógico
Combinatorial
SISTEMAS DIGITALES I
Entre los principales y más conocidos integrados MSI y

LSI tenemos: Sumadores, restadores, comparadores,
multiplexores, decodificadores, codificadores y drivers.
 Sumadores 4 4
Usaremos palabras de 4 bits A B

A(A4,A3,A2,A1) Co
∑
Cin
B(B4,B3,B2,B1) 0 = Cin
4
 Ejemplo en binario: 0111 = A
+ 1010 = B
Cout = 10001 = ∑
14/6/2020 Sistemas Digitales I - Ing. S. Ríos 2
1
Internamente:
A4 B4 A3 B3 A2 B2 A1 B1
Cout C3 C2 C1 Cin
C4 C0
∑4 ∑3 ∑2 ∑1
Diseño del bloque sumador cualquiera:
Tabla de Verdad
Aj Bj Cj-1 ∑j Cj
Aj Bj
0 0 0
0 0 1
Cj Cj-1 0 1 0
0 1 1
1 0 0
1 0 1
∑j 1 1 0
1 1 1
Mapas:
Aj Aj
0 1 0 1 0 0 1 0
Cj-1 1 0 1 0 Cj-1 0 1 1 1
Bj Bj
2
Implementación:
Conexión en Cascada
Partimos de dos palabras de 8 bits: A y B
A(A7, A6, A5, A4, A3, A2, A1, A0) y B(B7, B6, B5, B4, B3, B2, B1, B0)
8
8
4
4 4 4
4
A7…A4 B7…B4 A3…A0 B3…B0
A B A B
Co Cin Co Cin
∑ ∑
3
Comercialmente: 7483
CAPITULO 5: CIRCUITOS INTEGRADOS MSI Y SUS

APLICACIONES - CODIGOS VHDL
Bloque Sumador Cualquiera
x y
Cout Cin
S=x y Cin
Cout = xy + y Cin + Cin X
4
x3 y3 x2 y2 x1 y1 x0 y0
C3 C2 C1 Cin
s3 s2 s1 s0
5
Library work;
x3 y3 x2 y2 x1 y1 x0 y0
C3 C2 C1 Cin
s3 s2 s1 s0
Library work;
x3 y3 x2 y2 x1 y1 x0 y0
C3 C2 C1 Cin
s3 s2 s1 s0
6
Comparadores
Usaremos palabras de 4 bits 4 4
A(A3,A2,A1,A0) A B
(A>B )in
(A=B )in
B(B3,B2,B1,B0) A>B A=B AB A=B Ain > >in > >in > >in (A>B)in

=in = =in = =in = =in (A=B)in
<in < <in < <in < <in (A<B)in
A>B A=B ABin A=Bin A<Bin A>B A=B AB (A<B)in
(A=B)in 0 0 1 0 1 ϕ ϕ ϕ
A=B
AB)in 0 0 1 1 0 ϕ ϕ ϕ
0 0 1 1 1 ϕ ϕ ϕ
0 1 0 0 0 ϕ ϕ ϕ
5 Entradas 0 1 0 0 1 0 0 1
3 Salidas Mutuamente 0 1 0 1 0 0 0 1
Excluyentes. 0 1 0 1 1 ϕ ϕ ϕ
Y las entradas?? 0 1 1 0 0 0 0 1
0 1 1 0 1 ϕ ϕ ϕ
Sistemas Digitales I - Ing. S. Ríos
0 1 1 1 0 ϕ ϕ ϕ
14/6/2020 0 1 1 1 1 16
ϕ ϕ ϕ
8
Continuando…
Aj Bj A>Bin A=Bin A<Bin A>B A=B A<B

1 0 0 0 0 ϕ ϕ ϕ
1 0 0 0 1 1 0 0
1 0 0 1 0 1 0 0
ϕ ϕ ϕ
1 0 0 1 1
1 0 1 0 0 1 0 0
1 0 1 0 1 ϕ ϕ ϕ
1 0 1 1 0 ϕ ϕ ϕ
1 0 1 1 1 ϕ ϕ ϕ
1 1 0 0 0 ϕ ϕ ϕ
1 1 0 0 1 0 0 1
1 1 0 1 0 0 1 0
1 1 0 1 1 ϕ ϕ ϕ
1 1 1 0 0 1 0 0
1 1 1 0 1 ϕ ϕ ϕ
1 1 1 1 0 ϕ ϕ ϕ
1 1 1 1 1 ϕ ϕ ϕ
Mapas: A>B
Aj
Bj
ϕ 1 0 ϕ
0 ϕ ϕ 0 Aj
A<Bin
ϕ ϕ ϕ ϕ
Bj
A=Bin
0 ϕ ϕ 0 ϕ 1 1 ϕ
A>Bin
1 ϕ ϕ 0
A<Bin
ϕ ϕ ϕ ϕ
(A>B)=Aj(A>Bin)+Aj(Bj)+Bj(A>Bin) A=Bin
1 ϕ ϕ 0
A>Bin
9
Mapas: A=B
Aj
Bj
ϕ 0 0 Φ
0 ϕ Φ 0 Aj
A<Bin
ϕ ϕ Φ Φ
A=Bin Bj
1 ϕ ϕ 0
Φ 0 0 Φ
A>Bin
0 Φ Φ 0
A<Bin
Luego de reducir: Φ Φ Φ Φ
A=Bin
(A=B)=(A=Bin)(Aj xnor Bj) 0 ϕ ϕ 1
A>Bin
Mapas: ABin
0 ϕ Φ 1
A<Bin
ϕ ϕ Φ Φ
A=Bin
0 ϕ ϕ 0
(A<B)=Aj(A<Bin)+Aj(Bj)+Bj(A<Bin) A>Bin
10
Implementación
Ao.H A1.H A2.H A3.H
Bo.H B1.H B2.H B3.H

A>B.H A>B.H A>B.H A>B.H
A>Bin.H A>Bin.H A>Bin.H A>Bin.H
Ao.H A1.H A2.H A3.H
Ao.H A1.H A2.H A3.H

A=B.H A=B.H A=B.H A=B.H
+Vcc Bo.H B1.H B2.H B3.H
A=Bin.H A=Bin.H A=Bin.H A=Bin.H
Bo.H B1.H B2.H B3.H
Ao.H A1.H A2.H A3.H

A˂B.H
A<Bin A<Bin
A˂B.H A˂B.H
A<Bin A<Bin
A<Bin A<Bin A<Bin A<Bin
Bo.H B1.H B2.H B3.H

Conexión en Cascada
Partimos de dos palabras de 8 bits: A y B
A(A7, A6, A5, A4, A3, A2, A1, A0) y B(B7, B6, B5, B4, B3, B2, B1, B0)
4 4 4 4
(A>B )in (A>B )in

A B A B
(A=B )in (A=B )in
MSB LSB
(A<B)in (A<B)in
A>B A=B AB A=B A<B
11
Comercialmente: 7485
12
Codificadores
 Es un módulo lógico combinatorio que asigna
un código de salida único a cada señal de
entrada aplicada al dispositivo.
 2s ≥ n n= # entradas
S= ancho del código de salida
Ejem:
n= 4 entradas
22 ≥ 4  s=2
 se codifica con 2 variables de salida
Codificador 4-2: Tiene 4 líneas de entrada en las que

1 y solo 1 se activa en cualquier instante.
X3 X2 X1 X0 A1 A0
0 0 0 0 ϕ ϕ
0 0 0 1 0 0
X0 A0 0 0 1 0 0 1
X1 0 0 1 1 ϕ ϕ
X2 Cod 4-2
A1 0 1 0 0 1 0
X3
0 1 0 1 ϕ ϕ
0 1 1 0 ϕ ϕ
Código: 0 1 1 1 ϕ ϕ
A1 A0 1 0 0 0 1 1
X0 0 0 1 0 0 1 ϕ ϕ
X1 0 1 1 0 1 0 ϕ ϕ
X2 1 0 1 0 1 1 ϕ ϕ
X3 1 1 1 1 0 0 ϕ ϕ
1 1 0 1 ϕ ϕ
1 1 1 0 ϕ ϕ
1 1 1 1 ϕ ϕ
13
Mapas:
A1 A0
X3 X3
ϕ 1 ϕ 1 ϕ 0 ϕ 1
0 ϕ ϕ ϕ 0 ϕ ϕ ϕ
X0 X0
ϕ ϕ ϕ ϕ ϕ ϕ ϕ ϕ
X1 X1
0 ϕ ϕ ϕ 1 ϕ ϕ ϕ
X2 X2
A1=X3 + X2 A0=X3 + X1
Implementación
X2.H
A1.H
X3.H
A0.H
X1.H
14
Codificador 4 - 3: Tiene 4 entradas y la salida es un
código igual a cero a menos que 1 y solo 1 de las
entradas esté activa.
X4 X3 X2 X1 A2 A1 A0
0 0 0 0 0 0 0
0 0 0 1 0 0 1
X1 A0
X2 0 0 1 0 0 1 0
Cod 4-3 A1
X3 0 0 1 1 0 0 0
A2
X4 0 1 0 0 0 1 1
0 1 0 1 0 0 0
0 1 1 0 0 0 0
A2 A1 A0 0 1 1 1 0 0 0
X1 0 0 1 1 0 0 0 1 0 0
X2 0 1 0 1 0 0 1 0 0 0
X3 0 1 1 1 0 1 0 0 0 0
X4 1 0 0 1 0 1 1 0 0 0
LOS DEMAS 0 0 0 1 1 0 0 0 0 0
1 1 0 1 0 0 0
1 1 1 0 0 0 0
1 1 1 1 0 0 0
X4 A1
0 1 0 0
Mapas: 0
0
0
0
0
0
0
0
X1
X2
1 0 0 0
A2 X3
X4 A1= X4. X3 . X2 . X1 + X4. X3 . X2 . X1

0 0 0 1 A0
X4
0 0 0 0
X1 0 1 0 0
0 0 0 0
X2 1 0 0 0
0 0 0 0 X1
0 0 0 0
X3 X2
0 0 0 0
X3
A2= X4. X3 . X2 . X1
A0= X4. X3 . X2 . X1 + X4. X3 . X2 . X1
15
Implementación
Codificador con Prioridad 4-2: Permite que varias líneas de

entrada estén activas al mismo tiempo y envía el valor binario del
subíndice de la entrada de más alta prioridad (el mayor).
X3 X2 X1 X0 A1 A0 GS EO
0 0 0 0 0 0 0 1
A1 A0 0 0 0 1 0 0 0 0
X0 0 0 0 0 1 0 0 1 0 0
X1 0 1 0 0 1 1 0 1 1 0
X2 1 0 0 1 0 0 1 0 0 0
X3 1 1 0 1 0 1 1 0 1 0
0 1 1 0 1 0 1 0
0 1 1 1 1 0 1 0
Entradas inactivas 1 0 0 0 1 1 0 0
 EO = 1 1 0 0 1 1 1 1 0
A1=A0=0 1 0 1 0 1 1 1 0
1 0 1 1 1 1 1 0
Más de una entrada 1 1 0 0 1 1 1 0
activa 1 1 0 1 1 1 1 0
 GS=1 1 1 1 0 1 1 1 0
1 1 1 1 1 1 1 0
16
Mapas:
A1 A0
X3 X3
0 1 1 1 0 0 1 1
0 1 1 1 0 0 1 1
X0 X0
0 1 1 1 1 0 1 1
X1 X1
0 1 1 1 1 0 1 1
X2 X2
A1 = X3+X2 A0 =X3+ X2*X1
Mapas:
GS EO
X3 X3
0 0 1 0 1 0 0 0
0 1 1 1 0 0 0 0
X0 X0
1 1 1 1 0 0 0 0
X1 X1
0 1 1 1 0 0 0 0
X2 X2
GS = EO = X3*X2*X1*X0
17
Comercialmente: 74147 - 74148
Las entradas y
salidas
son activas en bajo
10 entradas: 0-9 8 entradas: 0-7

4 salidas codificadas: D,C,B,A 3 salidas codificadas: A2, A1, A0
E1: Habilitadora en bajo
18
Multiplexores
I0
0 Y (Y.H)
I1 S1 S0 Y
1
MUX
I2 4-1 Y (Y.L) 0 0 I0
2
0 1 I1
I3 1 0 I2
3
1 1 I3
S1 S0
En
LINEA
HABILITADORA LINEAS DESABILITADO  Y=0
SELECTORAS
H DESABILITADO
Y = En (S1 S0 I0 + S1 S0 I1 + S1 S0 I2 + S1 S0 I3)
L HABILITADO
MUX 2-1
En I1 I0 S Y
0 ø ø ø 0
I0 1 0 0 0 0
0
Y (Y.H) 1 0 0 1 0
I1 1 MUX 1 0 1 0 1
2-1 1 0 1 1 0
Y (Y.L) 1 1 0 0 0
En.L 1 1 0 1 1
S
1 1 1 0 1
1 1 1 1 1
19
Mapas:
Asumimos que EN = activado
Y I1
0 1 1 0
S 0 0 1 1
I0
Y = EN (I0 . S + I1 . S)
Implementación
I0.H
S.H
Y.H
EN.L
S.H
I1.H
Y = EN . I0 . S + EN . I1 . S
20
Conexión en Paralelo de 4 Multiplexores 2-1
1A
1Y (Y.H)
1B
EN.L
En S
Ci= ECG74157
S.H 2A
2Y (Y.H)
2B
En S
3A
3Y (Y.H)
3B
En S
4A
4Y (Y.H)
4B
En S
MUX 4-1
I0
0 Y (Y.H)
I1
1
I2
MUX
2 4-1 74153: 2 Mux de 4 a 1 independientes
I3
3 Y (Y.L)
En
S1 S0
21
MUX 8-1
I0 0
I1 1 Y (Y.H)
I2 2
I3 3
I4 4 MUX
I5 5 8-1
I6 6 Y (Y.L)
I7 7
En
S2 S1 S0
MUX 16-1 I0
I1
I2
0
1
2
I3 3
I4 4 Y (Y.H)
I5 5
I6 6
I7 7 MUX
8 16-1
I8
74151A 9
I9
10
I10 11
I11 12 Y (Y.L)
I12 13
I13 14
I14 15
I15
En
S3 S2 S1 S0
22
0
1
2
3
4 Y (Y.H)
5
6
7
8
9
MUX
10
11
16-1
12
13
14
15
En
S4
S3 S2 S1 S0
MUX 32-1 0
1
2
S3 S2 S1 S0
debe tener 5
3
4 Y (Y.H)
5
selectoras que se 6
7
MUX
distribuyen
8
9
10
11
16-1
12
13
14
15
En
0
1
2
3
4 Y (Y.H)
5
6
7
8
9
MUX
10
11
16-1
12
13
14
15
En.L En
S3 S2 S1 S0 0
Y (Y.H)
1
MUX 32-1
0
1
S3 S2 S1 S0
2
3 En S
4 Y (Y.H)
5
6
7
8 MUX
9 S4
10
11
16-1
12
13
14
15
En
14/6/2020 46
23
0
1
2 MUX Y (Y.H)
3
4 8-1
5
6
7
En
S2 S1 S0
0
1
2 MUX Y (Y.H)
0
3
4 8-1 Y (Y.H)
5
6
1
7 MUX
En 2
S2 S1 S0 4-1 Y (Y.L)
3
En
MUX 32-1
0
1
2 MUX Y (Y.H) En.L S1 S0
3
4 8-1
5
6
7
En
S2 S1 S0
En.L
0
1
2 MUX Y (Y.H)
3
4 8-1
5
6
7
En
14/6/2020 S2 S1 S0 47
Comercialmente:
74153 74151
24
APLICACIONES DE LOS MULTIPLEXORES
Mux 8-1 Variable aleatoria más significativa
S2
I0 I2 I6 I4
S0 I1 I3 I7 I5
S1
Implementar F usando un MUX 8-1 con A.H, B.H, C.H, F.H

A B C F
0 0 0 0 A
0 0 1 1 0 0 0 1
0 1 0 0
C 1 0 0 1
0 1 1 0
1 0 0 1 B
1 0 1 1
1 1 0 0
1 1 1 0
Implementación:
0 0
1 1 Y (Y.H)
0 2
0 3
1 4 MUX
1 5 8-1
0 6 Y (Y.L)
0 7
En
S2 S1 S0
A.H B.H C.H
25
En el ejemplo anterior, implementar F usando
un MUX 4-1 con A.H, B.H ,C.H Y F.H
A B C F
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
C.H
1 0 0 1 0 Y (Y.H)
1 0 1 1 0V
1 1 0 0 1
MUX
1 1 1 0 5V
2 4-1
0V Y (Y.L)
Con VEM A A 3
ingreso C al
mapa B C 1 En
S1 S0
B 0 0
A.H B.H
Con lógica negativa

 Usar inversores con el mismo mapa
 Cambiar los valores del mapa cambiando las posiciones

de las variables
Ejemplo: Implemente F.H usando un Mux 8-1 y con A.L, B.H, C.H y F.H.
Solución usando inversores. 0 0
1 1 Y (Y.H)
A
0 2
0 0 0 1 0 3
C 1 0 0 1 1 4 MUX
1 5 8-1
B 0 6 Y (Y.L)
0 7
En
S2 S1 S0
A.L B.H C.H

26
Ejemplo: Implemente F.H usando un Mux 8-1 y con A.L, B.H, C.H y F.H.
Solución usando método de cambio de posición de variables.
A 1 0
1 1
0 0 0 1 0 2 Y
F.H
C 1 0 0 1 0 3
0 4 MUX
B
1 5 8-1
0 6
A 0 7 Y
En
1 0 0 0
C 1 0 0 1 S2 S1 S0
A.L B.H C.H
Ej: Implementar F.H usando un Mux de 4-1 con A.L, B.L, C.H, D.H y F.H
A B C D F Ingresar C y D dentro del mapa

0 0 0 0 0 A A
0 0 0 1 1
0 0 1 0 1 B CD CD
0 0 1 1 0
0 1 0 0 0 B C CD
0 1 0 1 0
0 1 1 0 1 Cambiamos las posiciones de A y B
0 1 1 1 1
1 0 0 0 0
1 0 0 1 1 A A
1 0 1 0 1
1 0 1 1 0 B CD C
1 1 0 0 1
1 1 0 1 B CD CD
1
1 1 1 0 1
1 1 1 1 0
27
Implementación:
C.H
D.H 0 Y.H
F.H
1
C.H MUX
2 4-1
C.H
3 Y.L
D.H En
S1 S0
A.L B.L
28
W0 W0
W1 W1 f.H
W2 W2
w3 w3 m0
S1 S0
W4 W0
m1
W5 W1 f.H
W6 W2
W0 f.H
w7 w3
S1 S0 W1 f.H
W2
S1
w3
W8 W0
m2 S1 S0
W9 W1 f.H
W10 W2 S3 S2
w11 w3
S1 S0
S0 W12 W0 m3
W13 W1 f.H
W14 W2
w15 w3
S1 S0
29
30
Decodificadores/ Demultiplexores
 Reconocedor de Minterms m≤ 2n
 nentradas, m salidas
En A B O0 O1 O2 O3
0 ϕ ϕ 0 0 0 0
No. A 0
entradas 1 0 0 1 0 0 0
1 1 0 1 0 1 0 0
B
1 1 0 0 0 1 0
2 1 1 1 0 0 0 1
3
Salidas obtenidas por minitérminos:
Salidas
En.L Lógica
Oo= En . A . B
negativa O1= En . A . B
O2= En . A . B
O3= En . A . B
Comercialmente: 74LS138
No. A O0
entradas O1
B O2
O3
C
O4
O5
O6
En.L O7
31
Aplicaciones:
F1
Ej: Con Dec 3-8 , A.H, B.H, C.H, F1.H, F2.H
A
A B C F1 F2
0 0 1 0
0 0 0 0 ϕ
0 0 1 1 0 C 1 1 0 0
0 1 0 0 1 B
0 1 1 1 1
1 0 0 0 0 F1= m1 +m3 + m6
1 0 1 0 1 F2
1 1 0 1 0 A
1 1 1 0 0
ϕ 1 0 0
C 0 1 0 1
B
F2= m2 +m3 + m5
Implementación:
A.H A Oo.L
O1.L F1.H
B.H B O2.L
C.H O3.L
C
O4.L
F2.H
O5.L
O6.L
En.L O7.L
32
 Ejem: En el ejercicio anterior cambiamos la lógica.
Implementaremos con A.L, B.L, C.H, F1.H, F2.H
Dado que la tabla de verdad es la misma, los mapas también lo son:
F1 F2
A A
0 0 1 0 ϕ 1 0 0
C 1 1 0 0 C 0 1 0 1
B B
Luego cambiamos de posición a las variables A y B pues son .L:
A A
1 0 0 0 0 0 ϕ 1
C 0 0 1 1 C 0 1 0 1
B B B B
F1= m0 + m5 + m7 F2= m3 + m4 + m5
Implementación: F1= m0 + m5 + m7
F2= m3 + m4 + m5
A.L A Oo.L
O1.L F1.H
B.L B O2.L
C.H O3.L
C
O4.L
O5.L F2.H
O6.L
En.L O7.L
33
Enw(En,w1, w0)
Decodificador para Display de

7 segmentos
7447 7448
34
a
f g b
Seg7
e c
d
35
Ej: Implementar un Restador
(A)2-(B)2=(A)2+(B)2,C =(A)2 +(B)2+1
Si Cout = 1 A-B = +, pero Si Cout = 0 A-B = -
(B)2
4
(A)2 4 4
4 4 A B +Vcc
Co Cin
A B +Vcc ∑
Co Cin
∑ 4
|A-B|
4 4
I0
MUX
I1 2-1 4
4
S
En.L
Ej: Implementar las siguientes funciones con MSI.

Si A>B y B>C entonces F1=1
Si A=B y (B<C ó C ≤D) entonces F2=1
Si AD) entonces F3=1
A B B C C D
4 4 4 4 4 4
(A>B )in (A>B )in (A>B )in

(A=B )in (A=B )in (A=B )in
COMP +Vcc COMP +Vcc COMP +Vcc
(A<B)in (A<B)in (A<B)in
A>B A=B AC B=C B<C C>D C=D C<D
F1 F3
14/6/2020
F2 Sistemas Digitales I - Ing. S. Ríos 72
36
Ej: Convertidor de ( )2 a NBCD
Si #≤9 entonces (A)2 = (A)NBCD
Si 10≤ # ≤19 entonces (A)2 + 6 = (A)NBCD
A 01001=9 A 10011=19 A 11101=29

5 5 5 5 5 5
(A>B )in (A>B )in (A>B )in

(A=B )in (A=B )in (A=B )in
COMP +Vcc COMP +Vcc COMP +Vcc
(A<B)in (A<B)in (A<B)in
A>9 A>19 A>29
(A)2 0 (A)NBCD
6
(A)2+6 1
MUX
(A)2+12 2 6
4-1
(A)2+18 3
S1 S0
En.L
Con las salidas A>9, A>19 y A>29 generamos las

conexiones para S1 y S0 en función de lo que está
conectado en las entradas de datos del MUX.
A>9 A>19 A>29 S1 S0
0 0 0 0 0 A>9
0 0 1 ø ø 0 ø 0 1
0 1 0 ø ø
A>29 ø ø 1 ø
0 1 1 ø ø
1 0 0 0 1 A>19
1 0 1 ø ø
1 1 0 1 0 S0 = (A>29) + (A>9).(A>19)
1 1 1 1 1
A>9
A>9 A>19
0 ø 1 0 A>29 S0
A>29 ø ø 1 ø
A>19
S1 = A>19
37
Ahora veamos las diferentes correcciones
que hay que sumar al número binario.
(A)2 10010=18 (A)2 01100=12 (A)2 00110=6

5 5 5 5 5 5
A B A B A B
Co Cin Co Cin Co Cin
∑ ∑ ∑
5 5 5
(A)2+18 (A)2+12 (A)2+6

6 6 6
Ej: Implementar una ALU usando diseño

modular. Utilice integrados de MSI.
B A
A B Restador
“00000”
Restador
4 0
1
A B 4
2
3 5
Sumador
MUX
5 4 F
8-1
A 4 5
A Xor B 5
B
6
A 4
B A Or B 7
“11111” S2 S1 S0
A 4
A And B
B 14/6/2020 Sistemas Digitales I - Ing. S. Ríos 76
38
39
4 Downto 0
Consideraciones adicionales en Diseño: En el proceso de análisis o

diseño de un circuito digital, se deben considerar otros aspectos que
impactarán en la solución final: legal, económico, financiero, ambiental,
social, laboral, climático, tecnológico. En general tenemos
responsabilidades éticas y profesionales .
…
Caso de Estudio: Considere el siguiente evento ocurrido en la ciudad de

Guayaquil, el 12 de enero de 2019: En una clínica de recuperación para
personas con adicciones en el suburbio de Guayaquil, se originó un
incendio que cobró la vida de 18 jóvenes, quienes murieron asfixiados,
encerrados en humo y llamas. Este evento se inició alrededor de las
15:00, detectándose que el local en el que se provocó el incidente no
contaba con los permisos respectivos. Ante lo cual, las autoridades
ofrecieron mayor control para evitar futuros accidentes fatales. Comente
sobre otros hechos similares ocurridos durante el año pasado. Presente
un análisis de estos casos, desde al menos 3 de los diversos aspectos
que se indicaron en el párrafo anterior. Indique como nuestra materia
podría ayudar a evitar nuevos incendios como los que se han
comentado. Su ensayo no debe superar las 3 carillas.
40

Digitales I Capítulo 4

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Capítulo 4:

Circuitos Integrados MSI y sus

Entre los principales y más conocidos integrados MSI y

Usaremos palabras de 4 bits A B

14/6/2020 Sistemas Digitales I - Ing. S. Ríos 2

14/6/2020 Sistemas Digitales I - Ing. S. Ríos 3

Diseño del bloque sumador cualquiera:

14/6/2020 Sistemas Digitales I - Ing. S. Ríos 4

14/6/2020 Sistemas Digitales I - Ing. S. Ríos 5

14/6/2020 Sistemas Digitales I - Ing. S. Ríos 6

14/6/2020 Sistemas Digitales I - Ing. S. Ríos 7

CAPITULO 5: CIRCUITOS INTEGRADOS MSI Y SUS

Bloque Sumador Cualquiera

Cout = xy + y Cin + Cin X

14/6/2020 Sistemas Digitales I - Ing. S. Ríos 8

14/6/2020 Sistemas Digitales I - Ing. S. Ríos 9

14/6/2020 Sistemas Digitales I - Ing. S. Ríos 10

14/6/2020 Sistemas Digitales I - Ing. S. Ríos 11

14/6/2020 Sistemas Digitales I - Ing. S. Ríos 12

B(B3,B2,B1,B0) A>B A=B A<B

A>B A=B A<B

Las salidas son mutuamente

14/6/2020 Sistemas Digitales I - Ing. S. Ríos 14

>in > >in > >in > >in (A>B)in

A>B A=B A<B

14/6/2020 Sistemas Digitales I - Ing. S. Ríos 15

Bloque comparador cualquiera

Aj Bj A>Bin A=Bin A<Bin A>B A=B A<B

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14/6/2020 Sistemas Digitales I - Ing. S. Ríos 19

14/6/2020 Sistemas Digitales I - Ing. S. Ríos 20

Bo.H B1.H B2.H B3.H

A>Bin.H A>Bin.H A>Bin.H A>Bin.H

Ao.H A1.H A2.H A3.H

Ao.H A1.H A2.H A3.H

A=Bin.H A=Bin.H A=Bin.H A=Bin.H

Bo.H B1.H B2.H B3.H

Ao.H A1.H A2.H A3.H

A<Bin A<Bin A<Bin A<Bin

Bo.H B1.H B2.H B3.H

(A>B )in (A>B )in

A>B A=B A<B A>B A=B A<B

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14/6/2020 Sistemas Digitales I - Ing. S. Ríos 24

14/6/2020 Sistemas Digitales I - Ing. S. Ríos 25

Codificador 4-2: Tiene 4 líneas de entrada en las que

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14/6/2020 Sistemas Digitales I - Ing. S. Ríos 28

X4 A1= X4. X3 . X2 . X1 + X4. X3 . X2 . X1

14/6/2020 Sistemas Digitales I - Ing. S. Ríos 31

Codificador con Prioridad 4-2: Permite que varias líneas de

A1 = X3+X2 A0 =X3+ X2*X1

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14/6/2020 Sistemas Digitales I - Ing. S. Ríos 34

10 entradas: 0-9 8 entradas: 0-7

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14/6/2020 Sistemas Digitales I - Ing. S. Ríos 38

Asumimos que EN = activado

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14/6/2020 Sistemas Digitales I - Ing. S. Ríos 41

14/6/2020 Sistemas Digitales I - Ing. S. Ríos 42

14/6/2020 Sistemas Digitales I - Ing. S. Ríos 43

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